一种3D堆叠的半导体器件及其制造方法、电子设备技术

一种3D堆叠的半导体器件及其制造方法、电子设备，所述3D堆叠的半导体器件包括：多个晶体管，分布于不同层沿着垂直衬底方向堆叠；字线，贯穿不同层的晶体管；其中，晶体管包括第一电极，第二电极，环绕字线侧壁的半导体层，设置在字线的侧壁和半导体层之间的栅极绝缘层；设置在第一电极与半导体层之间的第一接触层，设置在第二电极与半导体层之间的第二接触层；所述多个晶体管的多个第一接触层在所述字线延伸的方向上间隔设置，所述多个晶体管的多个第二接触层在所述字线延伸的方向上间隔设置。本实施例提供的方案，通过在半导体层和第一电极、第二电极之间设置第一接触层、第二接触层，便于降低接触电阻，提高器件性能。提高器件性能。提高器件性能。

【技术实现步骤摘要】
一种3D堆叠的半导体器件及其制造方法、电子设备


[0001]本公开实施例涉及但不限于半导体技术，尤指一种3D堆叠的半导体器件及其制造方法、电子设备。

技术介绍

[0002]随着动态随机存取存储器(Dynamic Random Acess Memory，DRAM)技术步入10纳米(nm)节点，平面的1T1C结构已经趋于极限，为了获取更高的存储电容，更低漏电，更高集成度，DRAM存储器逐渐向三维(3D)立体结构发展并结合新的材料，新的结构工艺。

技术实现思路

[0003]以下是对本文详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
[0004]本公开实施例提供了一种3D堆叠的半导体器件及其制造方法、电子设备，降低接触电阻，提高器件性能。
[0005]本公开实施例提供了一种3D堆叠的半导体器件，包括：
[0006]多个晶体管，分布于不同层沿着垂直衬底方向堆叠；
[0007]字线，贯穿所述不同层的所述晶体管；
[0008]其中，所述晶体管包括第一电极，第二电极，环绕所述字线侧壁的半导体层，设置在所述字线的侧壁和所述半导体层之间的栅极绝缘层；设置在所述第一电极与所述半导体层之间且与所述第一电极和所述半导体层接触的第一接触层，设置在所述第二电极与所述半导体层之间且与所述第二电极和所述半导体层接触的第二接触层；所述多个晶体管的多个第一接触层在所述字线延伸的方向上间隔设置，所述多个晶体管的多个第二接触层在所述字线延伸的方向上间隔设置。
[0009]在一些实施例中，所述多个晶体管的多个半导体层在所述字线的延伸方向上间隔设置。
[0010]在一些实施例中，所述半导体器件还包括：
[0011]沿着垂直衬底的方向从下至上依次交替分布的第一绝缘层和导电层；
[0012]贯穿所述第一绝缘层和所述导电层的通孔，所述通孔中从内到外依次分布有所述字线、环绕所述字线侧壁的所述栅极绝缘层、环绕所述栅极绝缘层侧壁不同区域的所述多个半导体层，设置在所述多个半导体层侧壁的不同区域的所述多个第一接触层和多个第二接触层；
[0013]所述多个半导体层沿着垂直衬底的方向延伸且在所述第一绝缘层的侧壁断开；
[0014]所述导电层包括相互间隔的所述第一电极和所述第二电极。
[0015]在一些实施例中，所述通孔对应所述导电层的第一区域的口径大于对应所述第一绝缘层的第二区域的口径；
[0016]所述导电层在所述通孔内仅露出侧壁，所述第一绝缘层在所述通孔露出侧壁和上
下两个表面的部分区域；
[0017]所述第一接触层至少分布于所述导电层的所述侧壁，所述第二接触层至少分布于所述导电层的所述侧壁。
[0018]在一些实施例中，所述第一接触层还分布于露出在所述通孔中的所述第一绝缘层的上下两个表面的部分区域且不分布在所述第一绝缘层的侧壁；所述第二接触层还分布于露出在所述通孔中的所述第一绝缘层的上下两个表面的部分区域且不分布在所述第一绝缘层的侧壁。
[0019]在一些实施例中，所述半导体层分布在所述第一接触层的表面和所述第二接触层的表面且不分布在所述第一绝缘层的侧壁。
[0020]在一些实施例中，所述半导体层还分布在所述露出在所述通孔中的所述第一绝缘层的上下两个表面的部分区域。
[0021]在一些实施例中，所述栅极绝缘层分布在每个所述半导体层的表面且不分布在所述第一绝缘层的侧壁，不同层的所述半导体层表面的所述栅极绝缘层相互间隔。
[0022]在一些实施例中，所述导电层和所述第一绝缘层的接触区域被横向刻蚀形成沿着平行衬底方向的凹陷区域，所述凹陷区域设置有第四绝缘层，所述第四绝缘层隔离所述字线和所述第一接触层、第二接触层、所述半导体层。
[0023]在一些实施例中，所述3D堆叠的半导体器件还包括：设置在所述导电层侧壁的保护层；设置在所述第一电极的侧壁的保护层与设置在所述第二电极侧壁的保护层之间断开；设置在不同层的晶体管的第一电极的同一侧的侧壁的保护层连接形成一体式结构；设置在不同层的晶体管的第二电极的同一侧的侧壁的保护层连接形成一体式结构。
[0024]本公开实施例提供一种电子设备，包括上述任一实施例所述的3D堆叠的半导体器件。
[0025]本公开实施例提供一种3D堆叠的半导体器件的制造方法，包括：
[0026]提供衬底，在所述衬底上依次交替沉积第一绝缘薄膜和导电薄膜，进行构图形成堆叠结构，所述堆叠结构包括交替设置的第一绝缘层和导电层的堆叠，所述导电层包括沿第一方向延伸的导电部；
[0027]沿平行于所述衬底方向刻蚀所述导电层的侧壁预设厚度，形成覆盖在所述导电层的侧壁的保护层；
[0028]形成在垂直于所述衬底的方向上贯穿所述堆叠结构的通孔，朝远离所述通孔的方向刻蚀所述导电层，使得在平行于所述衬底的平面上，沿所述第一方向，所述通孔位于所述第一绝缘层的区域的正投影落入所述通孔位于所述导电层的区域的正投影内，且所述通孔使得所述导电部形成彼此分离的第一电极和第二电极；所述通孔的侧壁露出每个所述导电层和所述保护层；
[0029]在所述通孔内沉积接触薄膜形成接触层，刻蚀去除覆盖在所述保护层侧壁的接触层，且使得覆盖在不同导电层侧壁的接触层彼此断开，以及，使得覆盖在第一电极的侧壁的接触层和覆盖在第二电极的侧壁的接触层彼此断开；
[0030]朝远离所述通孔的方向刻蚀所述保护层，使得在平行于所述衬底的平面上，位于所述第一绝缘层的所述通孔的正投影落入位于所述导电层的所述通孔的正投影内；
[0031]在所述通孔内形成沿着垂直衬底方向延伸的字线，环绕所述字线的栅极绝缘层、
环绕所述栅极绝缘层的半导体层，所述半导体层与所述接触层接触。
[0032]在一些实施例中，所述朝远离所述通孔的方向刻蚀所述保护层包括：朝远离所述通孔的方向刻蚀所述保护层，使得设置在所述第一电极的侧壁的保护层与设置在所述第二电极侧壁的保护层之间断开。
[0033]在一些实施例中，所述在所述通孔内形成沿着垂直衬底方向延伸的字线，环绕所述字线的栅极绝缘层、环绕所述栅极绝缘层的半导体层包括：
[0034]在所述通孔内依次沉积半导体薄膜、栅绝缘薄膜和牺牲层薄膜，形成所述半导体层、所述栅极绝缘层和牺牲层；
[0035]刻蚀所述通孔内的部分牺牲层，使得位于所述第一绝缘层的所述通孔的侧壁暴露所述第一绝缘层，以及，位于所述导电层的所述通孔的侧壁暴露所述牺牲层；刻蚀去除位于所述第一绝缘层的所述通孔内的所述半导体层和所述栅极绝缘层；
[0036]在所述通孔内沉积第四绝缘薄膜形成第四绝缘层，刻蚀覆盖在所述牺牲层朝向所述通孔一侧的所述第四绝缘层；
[0037]在所述通孔内沉积栅电极薄膜，所述栅电极薄膜填充所述通孔形成所述字线。
[0038]本公开实施例包括一种3D堆叠的半导体器件及其制造方法、电子设备，所述3D堆叠的半导体器件包括：多个晶体管，分布于不同层沿着垂直衬底方向堆叠；字线本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种3D堆叠的半导体器件，其特征在于，包括：多个晶体管，分布于不同层沿着垂直衬底方向堆叠；字线，贯穿所述不同层的所述晶体管；其中，所述晶体管包括第一电极，第二电极，环绕所述字线侧壁的半导体层，设置在所述字线的侧壁和所述半导体层之间的栅极绝缘层；设置在所述第一电极与所述半导体层之间且与所述第一电极和所述半导体层接触的第一接触层，设置在所述第二电极与所述半导体层之间且与所述第二电极和所述半导体层接触的第二接触层；所述多个晶体管的多个第一接触层在所述字线延伸的方向上间隔设置，所述多个晶体管的多个第二接触层在所述字线延伸的方向上间隔设置。2.根据权利要求1所述的3D堆叠的半导体器件，其特征在于，所述多个晶体管的多个半导体层在所述字线的延伸方向上间隔设置。3.根据权利要求2所述的3D堆叠的半导体器件，其特征在于，所述半导体器件还包括：沿着垂直衬底的方向从下至上依次交替分布的第一绝缘层和导电层；贯穿所述第一绝缘层和所述导电层的通孔，所述通孔中从内到外依次分布有所述字线、环绕所述字线侧壁的所述栅极绝缘层、环绕所述栅极绝缘层侧壁不同区域的所述多个半导体层，设置在所述多个半导体层侧壁的不同区域的所述多个第一接触层和多个第二接触层；所述多个半导体层沿着垂直衬底的方向延伸且在所述第一绝缘层的侧壁断开；所述导电层包括相互间隔的所述第一电极和所述第二电极。4.根据权利要求3所述的3D堆叠的半导体器件，其特征在于，所述通孔对应所述导电层的第一区域的口径大于对应所述第一绝缘层的第二区域的口径；所述导电层在所述通孔内仅露出侧壁，所述第一绝缘层在所述通孔露出侧壁和上下两个表面的部分区域；所述第一接触层至少分布于所述导电层的所述侧壁，所述第二接触层至少分布于所述导电层的所述侧壁。5.根据权利要求4所述的3D堆叠的半导体器件，其特征在于，所述第一接触层还分布于露出在所述通孔中的所述第一绝缘层的上下两个表面的部分区域且不分布在所述第一绝缘层的侧壁；所述第二接触层还分布于露出在所述通孔中的所述第一绝缘层的上下两个表面的部分区域且不分布在所述第一绝缘层的侧壁。6.根据权利要求4所述的3D堆叠的半导体器件，其特征在于，所述半导体层分布在所述第一接触层的表面和所述第二接触层的表面且不分布在所述第一绝缘层的侧壁。7.根据权利要求6所述的3D堆叠的半导体器件，其特征在于，所述半导体层还分布在所述露出在所述通孔中的所述第一绝缘层的上下两个表面的部分区域。8.根据权利要求4所述的3D堆叠的半导体器件，其特征在于，所述栅极绝缘层分布在每个所述半导体层的表面且不分布在所述第一绝缘层的侧壁，不同层的所述半导体层表面的所述栅极绝缘层相互间隔。9.根据权利要求4所述的3D堆叠的半导体器件，其特征在于，所述导电层和所述第一绝缘层的接触区域被横向刻蚀形成沿着平行衬底方向的凹陷区域，所述凹陷区域设置有第四绝缘层，所述第四绝缘层隔离所述字线和所述第一接触层、第二接触层、...

【专利技术属性】
技术研发人员：桂文华，艾学正，王桂磊，王祥升，戴瑾，
申请(专利权)人：北京超弦存储器研究院，
类型：发明
国别省市：