半导体结构及其制备方法技术

本公开实施例提供一种半导体结构及其制备方法，该半导体结构包括：衬底，所述衬底内设置有隔离结构及所述隔离结构限定的有源区；字线结构，至少部分设置在所述衬底内，且沿平行于所述衬底表面的方向穿过所述有源区与所述隔离结构，在垂直所述衬底表面的方向，所述字线结构与所述有源区接触的表面具有朝向所述衬底的第一凸起，或者背离所述衬底的第一凹陷。有源区与字线结构接触的区域为沟道区，由于字线结构与有源区接触的表面具有朝向衬底的第一凸起，或者背离所述衬底的第一凹陷，使得沟道区也不是平滑的弧形构型，而是在弧形构型的基础上具有凸起的构型，增加了沟道区的长度，减小了半导体结构的短沟道效应。减小了半导体结构的短沟道效应。减小了半导体结构的短沟道效应。

【技术实现步骤摘要】
半导体结构及其制备方法


[0001]本专利技术涉及集成电路领域，尤其涉及一种半导体结构及其制备方法。

技术介绍

[0002]随着半导体关键尺寸缩减，晶体管会出现短沟道效应(short
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channel effects)，该短沟道效应包括晶体管的阈值电压随着沟道长度降低而降低、漏致势垒降低等现象。
[0003]目前，业界采用在半导体结构中设置埋入式栅极来增加沟道区的长度，以减小短沟道效应，但是，该种改进还是无法满足要求。

技术实现思路

[0004]本公开实施例所要解决的技术问题是，提供一种半导体结构及其制备方法，其能够减小半导体结构的短沟道效应。
[0005]为了解决上述问题，本公开实施例提供了一种半导体结构，包括：衬底，所述衬底内设置有隔离结构及所述隔离结构限定的有源区；字线结构，至少部分设置在所述衬底内，且沿平行于所述衬底表面的方向穿过所述有源区与所述隔离结构，在垂直所述衬底表面的方向，所述字线结构与所述有源区接触的表面具有朝向所述衬底的第一凸起，或者背离所述衬底的第一凹陷。
[0006]在一些实施例中，所述第一凸起或者所述第一凹陷以所述字线结构的中心线为对称轴对称设置。
[0007]在一些实施例中，所述有源区与所述字线结构接触的区域为沟道区，所述沟道区的长度为10～200nm。
[0008]在一些实施例中，所述第一凸起或者所述第一凹陷沿所述字线结构延伸的方向延伸。
[0009]本公开实施例还提供一种半导体结构的制备方法，包括：提供衬底，所述衬底内设置有隔离结构及所述隔离结构限定的有源区，所述衬底表面设置有第一掩膜层；形成第一沟槽，所述第一沟槽沿垂直于所述衬底表面的方向贯穿所述第一掩膜层并延伸至所述衬底内，且在平行于所述衬底表面的方向所述第一沟槽穿过所述有源区与所述隔离结构；在垂直所述衬底表面的方向，在所述第一沟槽底部形成朝向所述衬底的第二凹陷或者背离所述衬底的第二凸起；去除所述第一掩膜层，并在所述第一沟槽内形成字线结构，所述字线结构与所述有源区接触的表面在所述第二凹陷处形成第一凸起，或者所述字线结构与所述有源区接触的表面在所述第二凸起处形成第一凹陷。
[0010]在一些实施例中，在所述第一沟槽底部形成朝向所述衬底的第二凹陷或者背离所述衬底的第二凸起的步骤包括：在所述第一沟槽内形成第二掩膜层，所述第二掩膜层暴露出所述第一沟槽底部的部分表面；以所述第二掩膜层为掩膜，刻蚀所述第一沟槽的底部，以形成所述第二凹陷或者所述第二凸起；去除所述第二掩膜层。
[0011]在一些实施例中，在所述第一沟槽底部形成朝向所述衬底的第二凹陷，则在所述
第一沟槽内形成第二掩膜层的步骤包括：形成第一初始掩膜层，所述第一初始掩膜层覆盖所述第一掩膜层的表面及所述第一沟槽的内壁，所述第一初始掩膜层未填满所述第一沟槽，且所述第一初始掩膜层在平行所述衬底表面的方向相邻的侧壁之间的区域作为第二沟槽；至少去除所述第二沟槽底部的所述第一初始掩膜层，剩余的所述第一初始掩膜层作为所述第二掩膜层，所述第二掩膜层至少覆盖所述第一沟槽的侧壁，且暴露出所述第一沟槽底部的部分表面。
[0012]在一些实施例中，在垂直所述衬底表面的方向，所述第二掩膜层的高度为所述第一沟槽的深度的1/3～1/2。
[0013]在一些实施例中，在所述第一沟槽底部形成背离所述衬底的第二凸起，则在所述第一沟槽内形成第二掩膜层的步骤包括：形成第二初始掩膜层，所述第二初始掩膜层覆盖所述第一掩膜层的表面及所述第一沟槽的内壁，所述第二初始掩膜层未填满所述第一沟槽，且所述第二初始掩膜层在平行所述衬底表面的方向相邻的侧壁之间的区域作为第二沟槽；在所述第二沟槽内形成第三掩膜层；以所述第三掩膜层为掩膜，去除所述第二初始掩膜层，所述第三掩膜层覆盖的所述第二初始掩膜层保留作为所述第二掩膜层，所述第二掩膜层位于所述第一沟槽底部，且其两侧暴露出所述第一沟槽的部分底部表面。
[0014]在一些实施例中，在所述第二沟槽内形成第三掩膜层的步骤包括：在垂直所述衬底表面的方向，所述第三掩膜层的高度为所述第二沟槽的深度的1/3～1/2。
[0015]在一些实施例中，在平行所述衬底表面的方向所述第一初始掩膜层相邻的侧壁的厚度之和为所述第一沟槽宽度的1/2～2/3，或者在平行所述衬底表面的方向所述第二初始掩膜层相邻的侧壁的厚度之和为所述第一沟槽宽度的1/2～2/3。
[0016]在一些实施例中，采用原子层沉积工艺形成所述第一初始掩膜层或者所述第二初始掩膜层。
[0017]本公开实施例提供的半导体结构，有源区与字线结构接触的区域为沟道区，由于字线结构与有源区接触的表面具有朝向衬底的第一凸起，或者背离所述衬底的第一凹陷，使得沟道区为具有凸起的构型，则与沟道区为平滑的平面构型或者弧形构型的半导体结构相比，本公开实施例提供的半导体结构在不改变半导体结构原有设计的基础上增加了沟道区的长度，减小了半导体结构的短沟道效应。
附图说明
[0018]图1本公开一实施例提供的半导体结构的示意图，其中，(a)是俯视图，(b)是沿(a)中A
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A1线的截面示意图；
[0019]图2本公开一实施例提供的半导体结构的示意图，其中，(a)是俯视图，(b)是沿(a)中A
‑
A1线的截面示意图；
[0020]图3是本公开一实施例提供的半导体结构的制备方法的步骤示意图；
[0021]图4A～图4E是本公开一实施例提供的半导体结构的制备方法的工艺流程图；
[0022]图5是本公开另一实施例提供的半导体结构的制备方法的步骤示意图；
[0023]图6A～图6D是本公开另一实施例提供的半导体结构的制备方法的工艺流程图。
具体实施方式
[0024]下面结合附图对本专利技术提供的半导体结构及其制备方法的具体实施方式做详细说明。所述半导体结构包括但不限于动态随机存取存储器(Dynamic Random Access Memory，DRAM)。
[0025]图1本公开一实施例提供的半导体结构的示意图，其中，(a)是俯视图，(b)是沿(a)中A
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A1线的截面示意图，请参阅图1，半导体结构包括：衬底100，衬底100内设置有隔离结构110及隔离结构110限定的有源区101；字线结构120，至少部分设置在衬底100内，且沿平行于衬底100表面的方向(如图中Y方向)穿过有源区101与隔离结构110，在垂直衬底100表面的方向(如图中Z方向)，字线结构120与有源区101接触的表面具有朝向衬底100的第一凸起120A。
[0026]本公开实施例提供的半导体结构中，有源区101与字线结构120接触的区域为沟道区，由于字线结构120与有源区101接触的表面具有朝向衬底100的第一凸起120A，使得沟道区为具有凸起的构型，则与沟道区为平滑的平面构型或者弧形构型的半导体结构相比，本公开实施例提供的半导体结构在不改变半导体结构原有设计的基础上增加了沟道区的本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构，其特征在于，包括：衬底，所述衬底内设置有隔离结构及所述隔离结构限定的有源区；字线结构，至少部分设置在所述衬底内，且沿平行于所述衬底表面的方向穿过所述有源区与所述隔离结构，在垂直所述衬底表面的方向，所述字线结构与所述有源区接触的表面具有朝向所述衬底的第一凸起，或者背离所述衬底的第一凹陷。2.根据权利要求1所述的半导体结构，其特征在于，所述有源区与所述字线结构接触的区域为沟道区，所述沟道区的长度为10～200nm。3.根据权利要求1所述的半导体结构，其特征在于，所述第一凸起或者所述第一凹陷沿所述字线结构延伸的方向延伸。4.一种半导体结构的制备方法，其特征在于，包括：提供衬底，所述衬底内设置有隔离结构及所述隔离结构限定的有源区，所述衬底表面设置有第一掩膜层；形成第一沟槽，所述第一沟槽沿垂直于所述衬底表面的方向贯穿所述第一掩膜层并延伸至所述衬底内，且在平行于所述衬底表面的方向所述第一沟槽穿过所述有源区与所述隔离结构；在垂直所述衬底表面的方向，在所述第一沟槽底部形成朝向所述衬底的第二凹陷或者背离所述衬底的第二凸起；去除所述第一掩膜层，并在所述第一沟槽内形成字线结构，所述字线结构与所述有源区接触的表面在所述第二凹陷处形成第一凸起，或者所述字线结构与所述有源区接触的表面在所述第二凸起处形成第一凹陷。5.根据权利要求4所述的半导体结构的制备方法，其特征在于，在所述第一沟槽底部形成朝向所述衬底的第二凹陷或者背离所述衬底的第二凸起的步骤包括：在所述第一沟槽内形成第二掩膜层，所述第二掩膜层暴露出所述第一沟槽底部的部分表面；以所述第二掩膜层为掩膜，刻蚀所述第一沟槽的底部，以形成所述第二凹陷或者所述第二凸起；去除所述第二掩膜层。6.根据权利要求5所述的半导体结构的制备方法，其特征在于，在所述第一沟槽底部形成朝向所述衬底的第二凹陷，则在所述第一沟槽内形成第二...

【专利技术属性】
技术研发人员：邵波，陈军，王春阳，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：