一种三维集成结构射频电路及其制备方法技术

本发明专利技术提供一种三维集成结构射频电路及其制备方法。该射频电路包括：自上至下依次层叠的多个射频芯片。各射频芯片包括基板层，设于基板层上表面的电路层，设于基板层下表面的再布线层。基板层内部设有贯穿基板层的垂直金属通孔，垂直金属通孔连接电路层和再布线层。第二层至最底层射频芯片的电路层上设有互连凸点。两层射频芯片之间的再布线层包括第一端和第二端，其中，第一端连接垂直金属通孔的下端，第二端连接下层射频芯片的电路层上的互连凸点。本发明专利技术能够通过将各硅基射频芯片和化合物射频芯片层叠，通过设于层间的再布线层和互连凸点实现层间连接，实现硅基射频芯片和化合物射频芯片的三维集成。减少了射频电路集成结构尺寸。构尺寸。构尺寸。

【技术实现步骤摘要】
一种三维集成结构射频电路及其制备方法


[0001]本专利技术涉及射频电路
，尤其涉及一种三维集成结构射频电路及其制备方法。

技术介绍

[0002]射频微系统技术是射频前端技术之一。射频微系统技术通过将硅基CMOS(互补金属氧化物半导体，Complementary Metal Oxide Semiconductor，简称CMOS)芯片与化合物芯片(如砷化镓芯片、氮化镓芯片等)集成，在有效利用化合物半导体芯片大功率、高击穿电压等优势的同时，发挥硅基电路的高速低功耗、制造成本低等优势，实现了器件及模块性能的最大化，提高了射频前端集成度。硅基芯片与化合物芯片集成方式包括表面贴装和嵌入式封装。
[0003]表面贴装方式是将硅基芯片和化合物芯片贴装在电路板表面，通过引线键合实现硅基芯片与化合物芯片的互连。然而随着射频微系统向高性能、高集成度、低成本方向发展，引线键合方式因其尺寸较大和可靠性问题应用受到限制。
[0004]嵌入式封装是在电路基板上开凹槽，微组装时将芯片粘接于凹槽底部，然后通过再布线的方式将不同的芯片进行互连。嵌入式封装相对于表面贴装方式可以减小射频微系统的封装尺寸，但其需要在电路基板开凹槽、再增加再布线层，封装后的尺寸仍然较大。

技术实现思路

[0005]本专利技术实施例提供了一种三维集成结构射频电路及其制备方法，以解决现有射频电路集成结构尺寸大的问题。
[0006]第一方面，本专利技术实施例提供了一种三维集成结构射频电路，包括：自上至下依次层叠的多个射频芯片，其中，所述射频芯片包括硅基射频芯片和化合物射频芯片，射频芯片的数量不少于3。各射频芯片包括基板层，设于基板层上表面的电路层，设于基板层下表面的再布线层。基板层内部设有贯穿基板层的垂直金属通孔，所述垂直金属通孔连接电路层和再布线层。第二层至最底层射频芯片的电路层上设有互连凸点。两层射频芯片之间的再布线层包括第一端和第二端，其中，第一端连接垂直金属通孔的下端，第二端连接下层射频芯片的电路层上的互连凸点。
[0007]在一种可能的实现方式中，各相邻射频芯片之间的缝隙宽度不小于互连凸点的高度。
[0008]在一种可能的实现方式中，所述射频芯片包括功率放大器芯片、限幅放大器芯片和硅基CMOS芯片。
[0009]在一种可能的实现方式中，所述化合物射频芯片包括砷化镓基射频芯片或氮化镓基射频芯片。
[0010]在一种可能的实现方式中，所述互连凸点为金球凸点或金锡凸点。
[0011]在一种可能的实现方式中，最下层射频芯片的再布线层的第二端设有焊球。上述
再布线层上焊球之外的区域设有阻挡层。
[0012]第二方面，本专利技术实施例提供了一种三维集成结构射频芯片的制备方法，包括：
[0013]分别在各晶圆的正面制备电路层，所述晶圆包括硅晶圆和化合物晶圆，所述晶圆的数量不少于3。
[0014]在各晶圆的背面制备贯穿晶圆的垂直金属通孔，其中，所述垂直金属通孔的上端连接所述电路层。
[0015]在各晶圆的背面制备再布线层，其中，所述再布线层的第一端连接垂直金属通孔的下端。
[0016]在各晶圆的电路层上制备互连凸点。
[0017]对各晶圆进行切割得到多个射频芯片。
[0018]将多个射频芯片按预设顺序定位、层叠后进行键合，得到三维集成结构射频电路，其中，两相邻射频芯片之间的再布线层的第二端连接下层射频芯片的电路层的互连凸点。
[0019]在一种可能的实现方式中，所述键合的工艺包括热超声键合工艺或热压键合工艺。
[0020]在一种可能的实现方式中，各相邻射频芯片之间的缝隙宽度不小于互连凸点的高度。
[0021]在一种可能的实现方式中，所述射频芯片包括功率放大器芯片、限幅放大器芯片和硅基CMOS芯片。
[0022]本专利技术实施例提供一种三维集成结构射频电路及其制备方法，该射频电路包括：自上至下依次层叠的多个射频芯片，其中，射频芯片包括硅基射频芯片和化合物射频芯片，射频芯片的数量不少于3。各射频芯片包括基板层，设于基板层上表面的电路层，设于基板层下表面的再布线层。基板层内部设有贯穿基板层的垂直金属通孔，垂直金属通孔连接电路层和再布线层。第二层至最底层射频芯片的电路层上设有互连凸点。两层射频芯片之间的再布线层包括第一端和第二端，其中，第一端连接垂直金属通孔的下端，第二端连接下层射频芯片的电路层上的互连凸点。本专利技术通过将各硅基射频芯片和化合物射频芯片层叠，通过设于层间的再布线层和互连凸点实现层间连接，结合各层内的垂直金属通孔实现上下层射频芯片的功能电路相互连接，实现硅基射频芯片和化合物射频芯片的三维集成。垂直方向层叠集成结构占用面积小，减少了射频电路集成结构尺寸。
附图说明
[0023]为了更清楚地说明本专利技术实施例中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
[0024]图1是本专利技术实施例提供的一种三维集成结构射频电路的结构示意图；
[0025]图2是本专利技术实施例提供的另一种三维集成结构射频电路的结构示意图；
[0026]图3是本专利技术实施例提供的一种三维集成结构射频芯片的制备方法的流程图；
[0027]图4为本专利技术实施例提供的制备方法步骤1的示意图；
[0028]图5为本专利技术实施例提供的制备方法步骤2、3的示意图；
[0029]图6为本专利技术实施例提供的制备方法步骤4的示意图；
[0030]图7为本专利技术实施例提供的制备方法步骤5的示意图；
[0031]图8为本专利技术实施例提供的制备方法步骤6的示意图。
具体实施方式
[0032]为了使本
的人员更好地理解本方案，下面将结合本方案实施例中的附图，对本方案实施例中的技术方案进行清楚地描述，显然，所描述的实施例是本方案一部分的实施例，而不是全部的实施例。基于本方案中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本方案保护的范围。
[0033]本方案的说明书和权利要求书及上述附图中的术语“包括”以及其他任何变形，是指“包括但不限于”，意图在于覆盖不排他的包含，并不仅限于文中列举的示例。此外，术语“第一”和“第二”等是用于区别不同对象，而非用于描述特定顺序。
[0034]以下结合具体附图对本专利技术的实现进行详细的描述：
[0035]硅基芯片与化合物芯片集成方式包括表面贴装和嵌入式封装。表面贴装方式是将硅基芯片和化合物芯片贴装在电路板表面，通过引线键合实现硅基芯片与化合物芯片的互连。然而随着射频微系统向高性能、高集成度、低成本方向发展，引线键合方式因其尺寸较大和可靠性问题应用受到限制。
[0036]嵌入式封装是在电路基板上开凹槽，微组装时将芯片粘接于凹槽底部，然后通过再布线的方式将不同的芯本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种三维集成结构射频电路，其特征在于，包括：自上至下依次层叠的多个射频芯片，其中，所述射频芯片包括硅基射频芯片和化合物射频芯片，射频芯片的数量不少于3；各射频芯片包括基板层，设于基板层上表面的电路层，设于基板层下表面的再布线层；基板层内部设有贯穿基板层的垂直金属通孔，所述垂直金属通孔连接电路层和再布线层；第二层至最底层射频芯片的电路层上设有互连凸点；两层射频芯片之间的再布线层包括第一端和第二端，其中，第一端连接垂直金属通孔的下端，第二端连接下层射频芯片的电路层上的互连凸点。2.如权利要求1所述的三维集成结构射频电路，其特征在于，各相邻射频芯片之间的缝隙宽度不小于互连凸点的高度。3.如权利要求1所述的三维集成结构射频电路，其特征在于，所述射频芯片包括功率放大器芯片、限幅放大器芯片和硅基CMOS芯片。4.如权利要求1所述的三维集成结构射频电路，其特征在于，所述化合物射频芯片包括砷化镓基射频芯片或氮化镓基射频芯片。5.如权利要求1所述的三维集成结构射频电路，其特征在于，所述互连凸点为金球凸点或金锡凸点。6.如权利要求1所述的三维集成结构射频电路，其特征在于，最下层射频...

【专利技术属性】
技术研发人员：张理想，许春良，柳溪溪，杨卅男，赵永志，
申请(专利权)人：中国电子科技集团公司第十三研究所，
类型：发明
国别省市：