本发明专利技术提供一种具有高开口率的画素设计的布局结构，包括一基板，第一金属层于基板上形成第一扫描线、第一晶体管的闸极及遮光面，且第一扫描线与第一晶体管的闸极连接。于第一金属层上形成第一绝缘层，非晶硅层于第一绝缘层上形成该第一晶体管的通道及第二晶体管的通道。第二金属层于非晶硅层上形成一数据线、第一晶体管的源极与汲极及第二晶体管的源极与汲极，第二绝缘层则位于第二金属层上方。导电薄膜位于第二绝缘层上以形成第一晶体管与第二晶体管画素电极。同时导电薄膜会形成于第二晶体管的源极与汲极的上方，并作为第二晶体管的闸极及第二扫描线。第二扫描线会与第一扫描在线下重叠。本发明专利技术利用上闸极结构（Ｔｏｐ－ｇａｔｅ）与下闸极结构（ｂｏｔｔｏｍ－ｇａｔｅ）两种不同的组件结构，来设计Ｄｏｕｂｌｅ？ｇａｔｅ，达到维持开口率的目的。
【技术实现步骤摘要】
本专利技术为一种画素布局结构，特别是关于一种利用不同组件结构(Top-gate与 bottom-gate)，来设计Double gate pixel,达到维持原single gate pixel开口率的目的 并提高Double gate pixel开口率的画素布局结构。
技术介绍
液晶显示器活用其薄型、轻量、低耗电力及不会带来环境上的负担等的特性，在各 应用领域中使用占有率相当地高。 一般液晶显示器通常是采用主动矩阵驱动电路来控制显 示面板的作动，且随着显示技术的蓬勃发展，如何提高显示质量与降低成本乃是目前业界 努力克服的二大课题。 为解决数据线数量及数据驱动器数量过多的导致问题，现有技术的主动矩阵式液 晶显示面板的驱动电路为双闸(Double gate)驱动电路，其画素布局结构如图l所示，从图 中可知，现有技术是在一基板上以第一金属层形成扫描线12、14、16、18、第一晶体管的闸极 20及第二晶体管的闸极22，且扫描线14与第一晶体管的闸极22连接，扫描线16与第二晶 体管的闸极20连接。 将第一绝缘层覆于第一金属层上后，于第一绝缘层上制作一个非晶硅层，以形成 第一晶体管的通道24及第二晶体管的通道26。再于非晶硅层上制作一第二金属层，以形成 一数据线28、该第一晶体管的源极30与汲极32及第二晶体管的源极34与汲极36。再将 第二绝缘层覆于第二金属层及非晶硅层上，并且于第二绝缘层上制作导电薄膜层以形成第 一导电薄膜38及第二导电薄膜40，其中本实施例可知第一晶体管或第二晶体管的驱动方 式是采用H型储存电容利用共同走线(Cs on Com)的设计，因此可从图示中得知第一晶体 管的CS42位于第一画素44中间，第二晶体管的CS46位于第二画素48中间。 上述的画素布局结构因为采用画素布局结构是采用Double Gate的设计，因此扫 描线14、16以俯视的角度来看，为相邻结构。 由于double gate的设计，是将目前的source line数目减半，而将gate line数 目加倍，而达到整体的channel减少的效果，例如一般800xRGBx480，总channel数为2880， 经过double设计可减少1200x960，总channel数为2160。 但是由于Double gate的设计，画素扫描线(gate line)的数目会增加一倍，这样 会使得开口率下降5 7%，如果要维持原来的产品规格，必须通过光学或是背光模块的设 计来维持原来产品的规格。为此，本专利技术提出一种具有高开口率的画素设计的布局结构，以 解决上述问题。
技术实现思路
本专利技术的主要目的在提供一种具有高开口率的画素设计的布局结构，其是利用 Top-gate与bottom-gate两种不同的组件结构，来设计Double gate,这样的设计可以让两 条相邻的扫描线(gate line)上下相叠，达到维持开口率的目的。 本专利技术的另一目的在提供一种具有高开口率的画素设计的布局结构，其利用两种 不同的金属层作为扫描线(scan line)的导线，所以可以上下并排，而达到维持开口率的目 的。 本专利技术的又一目的在提供一种具有高开口率的画素设计的布局结构，其利用 Top-gate与bottom-gate两种不同的组件结构，由于电压值是相同的，所以彼此在传递讯 号时，并不会互相干扰，可以维持double gate降低成本的优点。 本专利技术提供一种具有高开口率的画素设计的布局结构，包括一基板，第一金属层 于基板上形成第一扫描线、第一晶体管的闸极及遮光面，且第一扫描线与第一晶体管的闸 极连接。于第一金属层上形成第一绝缘层，非晶硅层于第一绝缘层上形成该第一晶体管的 通道及第二晶体管的通道。第二金属层于非晶硅层上形成一数据线、第一晶体管的源极与 汲极及第二晶体管的源极与汲极，第二绝缘层则位于第二金属层上方。导电薄膜位于第二 绝缘层上，以形成第一晶体管及第二晶体管的画素电极。导电薄膜同时也会于第二晶体管 的源极与汲极的上方形成，作为第二晶体管的闸极及第二扫描线。第二晶体管的第二扫描 线与第一晶体管的第一扫描线重叠。 本专利技术是利用Top-gate与bottom-gate两种不同的组件结构，来设计Double gate，这样的设计可以让两条相邻的扫描线(gate line)上下相叠。利用两种不同的金属 层作为scanline的导线，所以可以上下并排，而达到维持开口率的目的，这样的设计，可以 维持doublegate降低成本的优点，另外由于电压值是相同的，所以彼此在传递讯号时，并 不会互相干扰。附图说明下面结合附图和实施例对专利技术进一步说明 图1为现有技术的画素布局结构示意图； 图2为本专利技术的画素布局结构示意图； 图3为本专利技术的局部画素布局结构示意图； 图4为依据图3所绘的剖面线的画素布局结构剖示图。具体实施方式为能详细说明本专利技术请同时参照图2、图3及图4。本专利技术的具有高开口率的画素 设计的布局结构，是在一基板58 (玻璃基板)上以第一金属层形成扫描线52、第一扫描线 54，第一晶体管之闸极60及遮光面62，且第一扫描线54与第一晶体管的闸极60连接。其 中，遮光面62作为第一晶体管的闸极之遮光层，是用来防止光漏流现象。 将第一绝缘层90覆于第一金属层上后；于第一绝缘层90上制作一个非晶硅层 92，以形成第一晶体管的通道64及第二晶体管的通道66，本实施例的第一绝缘层90是由 氧化硅或氮化硅等介电材料组成。再于非晶硅层92上制作一第二金属层，以形成一数据线 68、第一晶体管的源极70与汲极72及第二晶体管的源极74与汲极76。再将第二绝缘层 94覆于第二金属层及非晶硅层92上，并且于第二绝缘层94上制作导电薄膜层以形成第一 导电薄膜78及第二导电薄膜80，本实施例的第二绝缘层94是由氧化硅或氮化硅等介电材 料组成。4 其中，第二导电薄膜80，是作为第二晶体管的闸极96及第二扫描线56，第二导电 薄膜80位于该第二绝缘层94上及该第二晶体管的源极74与汲极76的上方，第二扫描线 56位于第一扫描线54上方，并向外延伸成第二晶体管的闸极96，使得第二扫描线56与第 一扫描线54部分重叠(overlap)。 其中本实施例的第一晶体管或第二晶体管的驱动方式系采用储存电容利用共同 走线(Cs on Com)的设计，因此可从图示中得知第一晶体管的CS82位于第一画素84中间， 第二晶体管的CS86位于第二画素88中间。本专利技术的另一实施例为第一晶体管或第二晶体 管的驱动方式采用储存电容利用闸极走线(Cs on Gate)的驱动方式，设计方式相似，故不 赘述。 本专利技术是利用Top-gate与bottom-gate两种不同的组件结构，来设计Double gate，这样的设计可以让两条相邻的扫描线(gate line)上下相叠，本专利技术的实施例，可以 将奇数条的画素扫描线及其连接的晶体管(薄膜晶体管)，采用top gate结构；而偶数条的 画素扫描线及其连接的晶体管(薄膜晶体管)，采用bottom gate结构。所以原本double gate的设计是在一个pixel内会跨过两条扫描线(scan line)，而利用本专利技术的设计，虽然 一样是跨过两条scan line，本文档来自技高网...
【技术保护点】
一种具有高开口率的画素设计的布局结构，其特征在于：包括， 一基板； 一第一扫描线，其位于该基板上，其由第一金属层构成并与第一晶体管的闸极相连通； 一数据线，其位于第一晶体管与第二晶体管之间，其由第二金属层构成，且并数据线与第一晶体管的源极及第二晶体管的源极相连通； 一第二扫描线，位于该第一扫描在线，且其由第二导电薄膜构成，且该第二扫描线向外延伸作为第二晶体管的闸极； 一遮光面，其位于第二晶体管之下，且其由第一金属层构成并形成第一晶体管的闸极的遮光层； 一第一画素，其由第一导电薄膜形成且与第一晶体管的汲极相连通；以及 一第二画素，其由第二导电薄膜形成且与第二晶体管的汲极相连通。
【技术特征摘要】
【专利技术属性】
技术研发人员：戴怡文，
申请(专利权)人：深超光电深圳有限公司，
类型：发明
国别省市：94[中国|深圳]
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