改善金属硬掩模应力的方法技术

本发明专利技术提供一种改善金属硬掩模应力的方法，提供衬底，衬底上形成有后段金属互连层结构，后段金属互连层结构上形成有阻挡层以及位于阻挡层上的低K介质层；在低K介质层上形成叠层，叠层至少由自下而上依次堆叠的第一氧化层、金属硬掩模层、第二氧化层组成；利用光刻和刻蚀在叠层上形成第一沟槽，使得第二氧化层裸露；利用光刻和刻蚀在第一沟槽的底部，形成与金属互连层结构连通的第二沟槽。本发明专利技术的方法降低了金属硬掩模的应力，改善了金属硬掩模层对low

【技术实现步骤摘要】
改善金属硬掩模应力的方法


[0001]本专利技术涉及半导体
，特别是涉及一种改善金属硬掩模应力的方法。

技术介绍

[0002]金属硬掩模层(例如氮化钛)由于其高硬度和优异的刻蚀选择比，可提供良好的关键尺寸和轮廓控制，广泛应用于高深宽比刻蚀，但是TiN残余应力(Stress)会引起金属线形图形(Metal line pattern)变形，从而导致沟槽和接触孔的填充金属出现空洞。
[0003]随着尺寸的不断微缩至14nm及以下节点，后段金属互连层工艺中，金属硬掩模层对low
‑
K介质层图案化时因应力引起的线波动(Line undulation)或线摆动(Line wiggling)现象愈加显著。
[0004]为解决上述问题，需要提出一种新型的改善金属硬掩模应力的方法。

技术实现思路

[0005]鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种改善金属硬掩模应力的方法，用于解决现有技术中后段金属互连层工艺中，金属硬掩模层对low
‑
K介质层图案化时因应力引起的线波动(Line undulation)或线摆动(Line wiggling)现象的问题。
[0006]为实现上述目的及其他相关目的，本专利技术提供一种改善金属硬掩模应力的方法，包括：
[0007]步骤一、提供衬底，所述衬底上形成有后段金属互连层结构，所述后段金属互连层结构上形成有阻挡层以及位于所述阻挡层上的低K介质层；
[0008]步骤二、在所述低K介质层上形成叠层，所述叠层至少由自下而上依次堆叠的第一氧化层、金属硬掩模层、第二氧化层组成；
[0009]步骤三、利用光刻和刻蚀在所述叠层上形成第一沟槽，使得所述第二氧化层裸露；
[0010]步骤四、利用光刻和刻蚀在所述第一沟槽的底部，形成与所述金属互连层结构连通的第二沟槽。
[0011]优选地，步骤一中的所述衬底包括块状半导体衬底或绝缘体上硅衬底。
[0012]优选地，步骤一中的所述后段金属互连层结构为后段铜互连层结构。
[0013]优选地，步骤一中的所述阻挡层的材料为SiCN。
[0014]优选地，步骤一中的所述低K介质层的材料为SiCOH。
[0015]优选地，步骤二中的所述金属硬掩模层的材料为TiN。
[0016]优选地，步骤二中的所述叠层还包括第一、二缓冲层，所述叠层由自下而上依次堆叠的所述第一氧化层、所述第一缓冲层、所述金属硬掩模层、所述第二缓冲层、所述第二氧化层组成。
[0017]优选地，步骤二中的所述第一、二缓冲的材料为无定形硅、TiON、WN、TiSiN、AlO、AlN、AlON中的任一种。
[0018]优选地，步骤三中在所述利用光刻和刻蚀在所述叠层上形成第一沟槽，使得所述
第二氧化层裸露之后，还包括对所述金属硬掩模进行退火工艺。
[0019]优选地，步骤三中所述对所述金属硬掩模进行退火工艺的方法包括：利用低温氢气烧结工艺，退火时间为15至60分钟，退火温度为250至400摄氏度。
[0020]优选地，步骤三中光刻和刻蚀的方法包括：在所述第二氧化层上依次形成有机底层结构层、抗反射涂层、光刻胶层，之后打开光刻胶层使得其下方的所述抗反射涂层裸露，之后刻蚀裸露的所述抗反射涂层及其下方的所述有机底层结构层、所述叠层。
[0021]优选地，步骤三中形成所述第一沟槽之前，还包括：在所述利用光刻和刻蚀在所述叠层上形成第一沟槽，使得所述第二氧化层裸露之后，还包括利用光刻和刻蚀在所述金属硬掩模上形成第三沟槽，所述第三沟槽的深度小于所述金属硬掩模层的厚度。
[0022]优选地，步骤四中光刻和刻蚀的方法包括：形成覆盖所述叠层的有机底层结构层，之后在所述有机底层结构上形成抗反射涂层、光刻胶层，之后打开光刻胶层使得其下方的所述抗反射涂层裸露，之后刻蚀裸露的所述抗反射涂层及其下方的所述第一沟槽的底部。
[0023]如上所述，本专利技术的改善金属硬掩模应力的方法，具有以下有益效果：
[0024]本专利技术的方法降低了金属硬掩模的应力，改善了金属硬掩模层对low
‑
K介质层图案化时因应力引起的线波动(Line undulation)或线摆动(Line wiggling)现象。
附图说明
[0025]图1显示为本专利技术的工艺流程示意图；
[0026]图2A至2F显示为本专利技术的实施例一工艺流程各步骤的半导体结构示意图；
[0027]图3A至3F显示为本专利技术的实施例一工艺流程各步骤的半导体结构示意图；
[0028]图4A至4E显示为本专利技术的实施例一工艺流程部分步骤的半导体结构示意图；
[0029]图4F与图4G分别显示为本专利技术的第一、三沟槽图形示意图。
具体实施方式
[0030]以下通过特定的具体实例说明本专利技术的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本专利技术的其他优点与功效。本专利技术还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本专利技术的精神下进行各种修饰或改变。
[0031]实施例一
[0032]请参阅图1，本专利技术提供一种改善金属硬掩模应力的方法，包括：
[0033]步骤一、提供衬底(图中未示出)，衬底上形成有后段金属互连层结构101，后段金属互连层结构101上形成有阻挡层102以及位于阻挡层102上的低K介质层103；
[0034]在本专利技术的实施例中，步骤一中的衬底包括块状半导体衬底或绝缘体上硅(SOI)衬底。SOI衬底包括位于作为SOI衬底的有源层的薄半导体层下方的绝缘体层。有源层的半导体和块状半导体通常包括晶体半导体材料硅，但也可以包括一种或多种其他半导体材料，诸如锗、硅锗合金、化合物半导体(例如，GaAs、AlAs、InAs、GaN、AlN等)或其合金(例如，GaxAl1
‑
xAs、GaxAl1
‑
xN、InxGa1
‑
xAs等)、氧化物半导体(例如，ZnO、SnO2、TiO2、Ga2O3等)或其组合。半导体材料可以是掺杂的或未掺杂的。可以使用的其他衬底包括多层衬底、梯度衬底或混合取向衬底。
[0035]在本专利技术的实施例中，步骤一中的后段金属互连层结构101为后段铜互连层结构。金属互连层结构的形成方法通常为；在衬底上形成覆盖半导体结构的层间介质层，之后在层间介质层上形成接触孔或沟槽，之后在接触孔或沟槽上形成金属互连层。
[0036]在本专利技术的实施例中，步骤一中的阻挡层102的材料为SiCN。
[0037]在本专利技术的实施例中，步骤一中的低K介质层103的材料为SiCOH。
[0038]步骤二、在低K介质层103上形成叠层，叠层至少由自下而上依次堆叠的第一氧化层104、金属硬掩模层106、第二氧化层108组成；第一、二氧化层的材料为二氧化硅。
[0039]在本专利技术的实施例中，本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种改善金属硬掩模应力的方法，其特征在于，至少包括：步骤一、提供衬底，所述衬底上形成有后段金属互连层结构，所述后段金属互连层结构上形成有阻挡层以及位于所述阻挡层上的低K介质层；步骤二、在所述低K介质层上形成叠层，所述叠层至少由自下而上依次堆叠的第一氧化层、金属硬掩模层、第二氧化层组成；步骤三、利用光刻和刻蚀在所述叠层上形成第一沟槽，使得所述第二氧化层裸露；步骤四、利用光刻和刻蚀在所述第一沟槽的底部，形成与所述金属互连层结构连通的第二沟槽。2.根据权利要求1所述的改善金属硬掩模应力的方法，其特征在于：步骤一中的所述衬底包括块状半导体衬底或绝缘体上硅衬底。3.根据权利要求1所述的改善金属硬掩模应力的方法，其特征在于：步骤一中的所述后段金属互连层结构为后段铜互连层结构。4.根据权利要求1所述的改善金属硬掩模应力的方法，其特征在于：步骤一中的所述阻挡层的材料为SiCN。5.根据权利要求1所述的改善金属硬掩模应力的方法，其特征在于：步骤一中的所述低K介质层的材料为SiCOH。6.根据权利要求1所述的改善金属硬掩模应力的方法，其特征在于：步骤二中的所述金属硬掩模层的材料为TiN。7.根据权利要求1所述的改善金属硬掩模应力的方法，其特征在于：步骤二中的所述叠层还包括第一、二缓冲层，所述叠层由自下而上依次堆叠的所述第一氧化层、所述第一缓冲层、所述金属硬掩模层、所述第二缓冲层、所述第二氧化层组成。8.根据权利要求7所述的改善金属硬掩模应力的方法，其特征在于：步骤二中的所述第一、二缓冲的材料为无定形...

【专利技术属性】
技术研发人员：朱冬祥，陈敏敏，彭怀禹，吴强，
申请(专利权)人：上海华力集成电路制造有限公司，
类型：发明
国别省市：