多电平感测电路及包括其的半导体存储器件制造技术

本发明专利技术提供一种多电平感测电路及包括其的半导体存储器件。一种用于多电平存储器件的多电平感测电路，其被配置为识别多于两个的不同电压。多电平电压感测电路可以包括预充电控制器，所述预充电控制器被配置为在感测模式期间响应于均衡信号以位线预充电电压电平将一对位线预充电。多电平电压感测电路可以包括读取控制器，所述读取控制器被配置为在感测操作期间响应于读取控制信号将所述一对位线的电压保持在位线预充电电压电平。多电平电压感测电路可以包括感测放大器，所述感测放大器被配置为在感测模式期间产生所述一对位线的数据。多电平电压检测电路可以包括电压传感器，所述电压传感器被配置为通过比较位线电压与参考电压来产生均衡信号。电压来产生均衡信号。电压来产生均衡信号。

【技术实现步骤摘要】
多电平感测电路及包括其的半导体存储器件
[0001]本申请是于2018年08月14日向中华人民共和国国家知识产权局提交的申请号为201810923300.5、专利技术名称为“多电平感测电路及包括其的半导体存储器件”的中国专利技术专利申请的分案申请。


[0002]本公开的实施例一般而言可涉及一种多电平感测电路和包括所述多电平感测电路的半导体器件，更具体地说，涉及一种用于感测多个电平(多电平)的技术。

技术介绍

[0003]动态随机存取存储器或“DRAM”是众所周知的半导体存储器件。它也被称为“易失性”存储器件。
[0004]DRAM存储单元包括单元晶体管和单元电容器。单元晶体管控制对单元电容器的访问。DRAM单元电容器储存电荷。电荷的状态对应于二进制值数据。换句话说，现有技术的DRAM中储存的数据根据储存在DRAM单元电容器中的电荷量分为高电平或低电平数据。当DRAM半导体器件的字线被使能时，位线与取反位线、即位线上的值的布尔逻辑互补之间发生电荷共享。然后，感测放大器工作以确定DRAM电容器上的电荷状态。
[0005]除了单元晶体管和电容器外，DRAM还包括驱动器和/或感测放大器，其通过线路或总线传输信号。DRAM存储单元通常也包括感测放大器，其将从多个存储单元生成的数据输出到数据传输线或数据总线。
[0006]包括存储器件的半导体器件在尺寸上持续减小。然而，关于包括半导体存储器件的半导体能够被制造得有多小，是有限制的。
[0007]现有技术的存储器件仅使用两个不同的值或电平来储存数据。如果可以在能够使用多于两个值或电平的存储器件中储存数据，则每单位面积能够比二值存储器件储存更多的数据。

技术实现思路

[0008]本文公开的电路感测代表不同数据值或不同信息的多个不同电压电平，并将这些不同电压电平转换为对应于二进制值数据的二进制值电压。
[0009]在一个实施例中，一种多电压电平感测电路包括预充电控制器，所述预充电控制器在感测模式期间响应于均衡信号以位线预充电电压将“位线”预充电。所述多电平感测电路还包括读取控制器，所述读取控制器在感测操作期间响应于读取控制信号将所述位线的电压保持在所述位线预充电电压电平。感测放大器在所述感测操作期间从所述位线产生数据，电压传感器通过比较位线电压与参考电压来产生均衡信号。
[0010]根据本专利技术的另一实施例，一种半导体器件包括：感测放大器，其被配置为包括第一下拉电源线和第二下拉电源线，以及在感测操作期间响应于施加到所述第一下拉电源线和所述第二下拉电源线的驱动电压来感测一对位线的数据；电压控制器，其被配置为在所
述感测操作期间响应于在不同时间被激活的驱动信号而选择性地将具有不同电平的偏置电压提供给所述第一下拉电源线和所述第二下拉电源线；以及数据转换器，其被配置为将从所述一对位线接收的第一感测数据和第二感测数据相互比较，并且响应于被比较数据的取反或非取反来鉴别数据。
[0011]根据本公开的另一实施例，一种多电平感测电路包括：第一感测放大器，其被配置为经由第二下拉电源线和第四下拉电源线接收驱动电压；第二感测放大器，其被配置为经由第一下拉电源线和第三下拉电源线接收驱动电压；第一电压控制器，其被配置为在感测模式期间响应于第一驱动信号和第二驱动信号向所述第一下拉电源线和所述第二下拉电源线提供具有不同电平的偏置电压；以及第二电压控制器，其被配置为在所述感测模式期间响应于所述第一驱动信号和第三驱动信号向所述第三下拉电源线和所述第四下拉电源线提供具有不同电平的偏置电压。
[0012]本领域普通技术人员应理解，上述
技术实现思路
和以下详细描述是为了说明的目的。权利要求书中阐述要求保护的主题的真正范围。
附图说明
[0013]图1是包括多电平感测电路的第一实施例的半导体存储器件的第一实施例的示意图。
[0014]图2是图1所示的多电平感测电路的第一实施例的示意图。
[0015]图3是示出图2所示的多电平感测电路的操作的时序图。
[0016]图4是包括多电平感测电路的第二实施例的半导体存储器件的第二实施例的示意图。
[0017]图5是图4所示电路中使用的多电平感测电路的第二实施例的示意图。
[0018]图6是示出图5所示的多电平感测电路的操作的时序图。
[0019]图7是包括本公开的多电平感测电路的第三实施例的半导体存储器件的第三实施例的示意图。
[0020]图8是图7所示电路中使用的多电平感测电路的第三实施例的示意图。
具体实施方式
[0021]如本文所使用的，诸如第一和第二、顶部和底部等的关系术语仅用于区分一个实体或行为与另一实体或行为，而不一定要求或暗示在这些实体或行为之间的任何实际这样的关系或顺序。术语“包括”、“包含”或其任何其他变体意在涵盖非排他性包含，使得包含元件列表的过程、方法、物体或设备并不仅仅包括这些元件，而是可以包括未特意列出的的其他元件，或这种过程、方法、物体或装置固有的其他元件。前接“包括
…
一”的元件，在没有更多限制的情况下，不排除在包括所述元件的过程、方法、物品或设备中存在附加的相同的元件。并且，相似的附图标记用于在不同实施例和视图中标识相同或相似的结构。
[0022]如本文所使用的和出于权利要求构建目的，术语“多电平”应被解释为意味着多于两个，即三个或更多。在常规的二进制值或数字逻辑电路中，逻辑0和逻辑1由两个不同的电压表示，其大小和极性是设计选择。因此，多电平感测电路是如下一种电路，其能够感测、检测或识别三个或更多个明显不同的电压并产生表示每一个电压的输出信号。对于一些实施
例，多电平感测电路可以是多电平电压感测电路。对于一些实施例，多电平存储器件可以包括至少一个单元阵列，所述单元阵列包括至少一个存储单位单元。对于一些实施例，半导体存储器件可以是多电平半导体存储器件。对于一些实施例，存储器件可以包括至少一个单元阵列，所述单元阵列包括至少一个存储单位单元。
[0023]图1是半导体存储器件10的第一实施例的示意图。半导体存储器件10包括单元阵列100、多电平感测电路200和数据转换器300。如图所示，多电平感测电路200实际上包括两个独立的多电平感测电路，其细节如图2所示。
[0024]单元阵列100包括两个或更多个存储单位单元MC1和MC2。如图所示，存储单位单元MC1包括单个开关元件T1，其在图1中实施为场效应晶体管(FET)和单个电容器C1。电容器将电压储存为电荷，电荷的值或大小代表数据。储存在电容器C1上的不同电压或电荷可以对应地表示不同的标量信息。举例来说，C1上的三个不同电压可以表示整数0、1和2。
[0025]本领域的普通技术人员将认识到FET开关元件T1的“漏极”端子耦接到“位线”BL。电容器C1耦接在FET开关元件T1的“源极”端子与接地或其他参考电位之间。因此，C1可以利用位线BL和字线WL上的信号来充电或放电。
[0026]仍然参考图1，存储单位单元MC2本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种多电平感测电路，包括：第一感测放大器，其被配置为经由第二下拉电源线和第四下拉电源线来接收驱动电压；第二感测放大器，其被配置为经由第一下拉电源线和第三下拉电源线来接收驱动电压；第一电压控制器，其被配置为在感测模式期间响应于第一驱动信号和第二驱动信号向所述第一下拉电源线和所述第二下拉电源线提供具有不同电平的偏置电压；以及第二电压控制器，其被配置为在所述感测模式期间响应于所述第一驱动信号和第三驱动信号向所述第三下拉电源线和所述第四下拉电源线提供具有不同电平的偏置电压。2.根据权利要求1所述的多电平感测电路，还包括：控制器，其被配置为在感测使能信号的激活区段期间激活所述第一感测放大器和所述第二感测放大器。3.根据权利要求1所述的多电平感测电路，其中，所述第一电压控制器包括：第十一晶体管，其耦接在所述第一下拉电源线和接地电压输入端子之间，并由所述第二驱动...

【专利技术属性】
技术研发人员：元炯植，金台勋，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：