一种基于事务的数字逻辑仿真系统技术方案

本申请公开了一种基于事务的数据逻辑仿真系统，该系统包括：上位机和数字逻辑仿真装置；其中，上位机，与数字逻辑仿真装置耦合，用于向数字逻辑仿真装置发送待测设计DUT以及仿真指令；数字逻辑仿真装置，接收并装载待测设计以及接收仿真指令，并基于仿真指令生成仿真激励数据，将仿真激励数据作用于待测设计得到仿真结果，将仿真结果与预设仿真结果进行比对得到比对结果，将比对结果发送给上位机。本申请解决了现有技术中数字逻辑仿真效率较低的技术问题。技术问题。技术问题。

【技术实现步骤摘要】
一种基于事务的数字逻辑仿真系统


[0001]本申请涉及数字逻辑仿真
，尤其涉及一种基于事务的数字逻辑仿真系统。

技术介绍

[0002]FPGA仿真验证是FPGA设计测试的必要步骤，是保障FPGA设计质量的有效手段之一。随着系统设计的复杂性不断增加，可编程逻辑门阵列(FPGA)器件使用的规模和设计复杂度增长迅猛，特别是针对大规模FPGA逻辑设计时，仿真运行时间长、效率低，尤其是在设计后期，需要进行回归测试时，电路规模庞大，仿真情景众多，用传统的软件仿真时会耗费数个小时、数天甚至数周的时间，从而导致测试周期大大延长，研发成本也相对剧增，最终降低了产品的市场竞争力。因此，针对FPGA设计的仿真加速技术应运而生。目前仿真加速主要为硬件加速，其实现有两种途径，分别为基于FPGA的加速方法和基于专用加速计算结构的方法。基于专用加速计算结构的方法，需要设计专用的计算结构，研发和实验成本高。已经有相应产品应用了专业集成电路验证，但是价格居高不下，且可扩展性不强，往往应用于资金量充足的超大规模集成电路研发。由于FPGA设计灵活可以重构，基于FPGA的加速方法主要采用FPGA软硬件协同仿真系统对FPGA进行仿真，其研发和实验成本低，可扩展性强，适用于小规模专业集成电路研发或者FPGA设计的验证。
[0003]现有的FPGA软硬件协同仿真系统主要包括设置于用户PC端中的软件系统部分和对集成电路芯片进行模拟的硬件系统部分。在FPGA仿真测试过程中，软件系统部分用于生成测试激励信号以及回读仿真结果用于结果判定，硬件系统部分用于对被测FPGA设计进行测试并得到测试数据。现有的基于信号的FPGA软硬件协同仿真系统在对具有大数据传输需求或者专用接口的一类待测设计进行仿真时，软硬件之间数据传输带宽有限，若需要传输的激励/结果数据量巨大，或者本来能够在FPGA内更为方便生成的激励数据改为由上位机生成，势必会拖慢仿真速度，从而导致仿真加速的效果不佳。

技术实现思路

[0004]本申请解决的技术问题是：针对现有技术中数字逻辑仿真效率较低的情况，本申请提供了一种基于事务的数字逻辑仿真系统，本申请实施例所提供的方案中，由数字逻辑仿真装置仿真激励数据，而无需在上位机生成仿真激励数据，这样缩短了仿真激励数据生成时间，同时也减缓了上位机与数字逻辑仿真装置之间数据的传输压力，进而提高仿真效率。
[0005]第一方面，本申请实施例提供一种基于事务的数字逻辑仿真系统，该系统包括：上位机和数字逻辑仿真装置；其中，所述上位机，与所述数字逻辑仿真装置耦合，用于向所述数字逻辑仿真装置发送待测设计DUT以及仿真指令；所述数字逻辑仿真装置，接收并装载所述待测设计以及接收所述仿真指令，并基于所述仿真指令生成仿真激励数据，将所述仿真激励数据作用于所述待测设计得到仿真结果，将所述仿真结果与预设仿真结果进行比对得
到比对结果，将所述比对结果发送给所述上位机。
[0006]可选地，所述数字逻辑仿真装置，包括主FPGA和从FPGA；其中，所述主FPGA，与所述上位机耦合，用于接收所述上位机发送的所述待测设计以及所述仿真指令，将所述待测设计发送给所述从FPGA以及根据所述仿真指令生成所述仿真激励数据，并将所述仿真激励数据发送给所述从FPGA；所述从FPGA，接收并装载所述待测设计以及接收所述仿真激励数据，并将所述仿真激励数据作用于所述待测设计得到仿真结果，将所述仿真结果发送给所述主FPGA；所述主FPGA，还接收所述从FPGA发送的所述仿真结果，将所述仿真结果与预设理想仿真结果进行比对得到比对结果，将所述比对结果发送给所述上位机。
[0007]可选地，其中，所述主FPGA根据所述仿真指令生成所述仿真激励数据之前，还接收所述上位机发送所述待测设计激励文件；所述主FPGA接收到所述仿真指令，从所述激励文件中提取待测设计的激励信息，根据所述仿真指令以及所述激励信息生成所述仿真激励数据。
[0008]可选地，所述主FPGA包括仿真激励生成模块、结果对比模块、第一通信模块以及从FPGA配置模块，其中，所述仿真激励生成模块，用于根据所述仿真指令生成所述仿真激励数据；所述第一通信模块，用于接收所述上位机发送的所述待测设计，将所述待测设计发送给所述从FPGA，以及将所述仿真激励数据发送给所述从FPGA以及接收所述从FPGA发送的所述仿真结果；所述结果对比模块，用于将所述仿真结果与预设理想仿真结果进行比对得到比对结果；所述从FPGA配置模块，用于在所述从FPGA初始化完成后，将缓存的所述待测设计发送给所述从FPGA，以使得所述从FPGA装载所述待测设计。
[0009]可选地，所述从FPGA包括待测设计模块、待测设计控制模块、缓存模块以及第二通信模块，其中，所述待测设计模块，用于当所述从FPGA初始化完成后，接收并装载所述待测设计；所述待测设计控制模块，用于控制所述待测设计仿真时钟的工作状态、待测设计接口的数据读写以及数据缓存；所述缓存模块用于缓存所述仿真激励数据以及所述仿真结果；所述第二通信模块，与所述第一通信模块耦合，用于从所述主FPGA接收所述仿真激励数据以及将所述仿真结果发送给所述主FPGA。
[0010]可选地，所述第一通信模块和所述第二通信模块均为GTX通信模块。
[0011]可选地，所述数字逻辑仿真装置还包括第三通信模块，其中，所述第三通信模块与所述上位机以及所述主FPGA耦合，用于所述上位机和所述主FPGA之间的数据交互。
[0012]可选地，所述第三通信模块为PCIe通信模块或USB通信模块。
[0013]与现有技术相比，本申请至少具有如下有益效果：
[0014](1)本申请实施例所提供的方案中，由数字逻辑仿真装置仿真激励数据，而无需在上位机生成仿真激励数据，这样缩短了仿真激励数据生成时间，同时也减缓了上位机与数字逻辑仿真装置之间数据的传输压力。
[0015](2)本申请实施例所提供的方案中，利用FPGA进行仿真结果比对，与使用仿真软件进行波形观测的方式相比，判别速度更快，结果判别更加客观准确明了。
[0016](3)本申请实施例所提供的方案中，提前将需要仿真的功能和端口所需要的激励和结果编辑成文件，在仿真开始前下发至主FPGA，上位机仅需要选择所需仿真的功能或端口，发送仿真指令即可，所有工作均由FPGA完成，仿真结论一目了然，操作简单易用。
附图说明
[0017]图1展示了本申请实施例所提供的一种基于事务的数字逻辑仿真系统的结构示意图；
[0018]图2展示了本申请实施例所提供的一种数字逻辑仿真装置的结构示意图；
[0019]图3展示了本申请实施例所提供的一种主FPGA的结构示意图；
[0020]图4展示了本申请实施例所提供的一种从FPGA的结构示意图；
[0021]图5展示了本申请实施例所提供的另一种基于事务的数字逻辑仿真系统的结构示意图。
具体实施方式
[0022]本申请实施例提供的方案中，所描述的实施例仅是本申请一部分实施例，而本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于事务的数字逻辑仿真系统，其特征在于，包括：上位机和数字逻辑仿真装置；其中，所述上位机，与所述数字逻辑仿真装置耦合，用于向所述数字逻辑仿真装置发送待测设计DUT以及仿真指令；所述数字逻辑仿真装置，接收并装载所述待测设计以及接收所述仿真指令，并基于所述仿真指令生成仿真激励数据，将所述仿真激励数据作用于所述待测设计得到仿真结果，将所述仿真结果与预设仿真结果进行比对得到比对结果，将所述比对结果发送给所述上位机。2.如权利要求1所述的系统，其特征在于，所述数字逻辑仿真装置，包括主FPGA和从FPGA；其中，所述主FPGA，与所述上位机耦合，用于接收所述上位机发送的所述待测设计以及所述仿真指令，将所述待测设计发送给所述从FPGA以及根据所述仿真指令生成所述仿真激励数据，并将所述仿真激励数据发送给所述从FPGA；所述从FPGA，接收并装载所述待测设计以及接收所述仿真激励数据，并将所述仿真激励数据作用于所述待测设计得到仿真结果，将所述仿真结果发送给所述主FPGA；所述主FPGA，还接收所述从FPGA发送的所述仿真结果，将所述仿真结果与预设理想仿真结果进行比对得到比对结果，将所述比对结果发送给所述上位机。3.如权利要求2所述的系统，其特征在于，其中，所述主FPGA根据所述仿真指令生成所述仿真激励数据之前，还接收所述上位机发送所述待测设计的激励文件；所述主FPGA接收到所述仿真指令，从所述激励文件中提取待测设计的激励信息，根据所述仿真指令以及所述激励信息生成所述仿真激励数据。4.如权利要求3所述的系统，其特征在于，所述主FPGA包括仿真激励生成模块、结果对比模块...

【专利技术属性】
技术研发人员：王宏伟，李铀，孙宇明，唐柳，赵敏，
申请(专利权)人：北京轩宇信息技术有限公司，
类型：发明
国别省市：