一种降低芯片设计中静态功耗的方法技术

本发明专利技术公开了一种降低芯片设计中静态功耗的方法，涉及集成电路技术领域，针对现有集成电路版图设计中插入大量修正单元导致漏电功耗增加的问题，利用修改扫描链中触发器的位置，改善时钟线上的共同路径，从而改善保持时间违例，削减了修正单元的插入量，达到改善漏电功耗的效果。电功耗的效果。电功耗的效果。

【技术实现步骤摘要】
一种降低芯片设计中静态功耗的方法


[0001]本专利技术涉及集成电路
，具体涉及一种降低芯片设计中静态功耗的方法。

技术介绍

[0002]随着集成电路设计规模越来越大，功耗已经成为设计芯片中考虑的一大重点，根据芯片设计，功耗分为如图1所示的动态功耗(Dynamic Power)和静态功耗(即漏电功耗，Leakage Power)，其中动态功耗包括短路功耗(InternalPower)以及开关功耗(Switching Power)。短路功耗表示电路从0
‑
1之间信号跳变，NMOS(N沟道场效应管)和PMOS(P沟道场效应管)同时导通瞬间所产生的电流从而产生的功耗。开关功耗表示MOS管(场效应管)对寄生负载进行充放电所产生的功耗。漏电功耗包括电路没有工作时由于晶体管扩散区和衬底之间存在反偏PN节电流产生的功耗，其大小主要取决于晶体管的状态和电源电压。漏电功耗还包括晶体管源极和漏极之间的亚阈值电流(晶体管在关断时实际并没有完全关闭，仍有电流)产生的功耗，其大小取决于晶体管的阈值电压和温度，工艺尺寸越小，阈值电压越小，漏电流越大；温度越高，漏电流越大。漏电功耗在整个芯片中漏电功耗的占比越来越大，所以在芯片设计中改善漏电功耗成为一个设计重点。
[0003]在整个芯片上，数字处理模块中晶体管的占比相比其他模块更大，因此改善漏电功耗需要减少数字模块内部的晶体管数量，然而数字模块内部大部分标准单元(standardcell，SC)为了实现功能是难以削减的，所以在设计版图时如何减少修正单元的插入是需要重点关注的。修正单元包括反相器(inverter)、缓冲器(buffer)和延时器(delay)。
[0004]数字处理模块版图设计过程中，需要验证触发器(flipflop)之间的建立时间(setuptime)和保持时间(holdtime)是否满足，然而如果存在保持时间违例(即hold违例)，就需要插入延时器、缓冲器或者是偶数个反相器增加延时，以修正hold违例。违例量越多，插入的单元就越多，插入的越多对于漏电功耗的恶化就更加严重。

技术实现思路

[0005]本申请的目的在于提供一种降低芯片设计中静态功耗的方法，解决了现有技术因为消除hold违例，大量插入反相器、缓冲器以及延时器，导致漏电功耗增加较多的问题。
[0006]本专利技术通过下述技术方案实现：
[0007]一种降低芯片设计中静态功耗的方法，包括：
[0008]获取集成电路的第一电路网表，并根据集成电路的第一电路网表，获取集成电路的第二电路网表，所述第一电路网表用于表征集成电路的系统模式下各晶体管之间的连接关系，所述第二电路网表用于表征进行测试扫描链插入后各晶体管之间的连接关系；
[0009]读取集成电路对应的设计制约条件以及扫描链信息文件，以集成电路的第二电路网表为基础，并根据设计制约条件以及扫描链信息文件进行自动布局，获取集成电路版图；所述扫描链信息文件用于表征第二电路网表中扫描链上每个触发器的位置以及状态，所述
状态包括该触发器为非浮空触发器或浮空触发器；
[0010]确定集成电路版图中扫描链上浮空触发器对应的保持时间违例数据以及建立时间违例数据，所述浮空触发器用于表征集成电路对应的扫描链上可移动的触发器；
[0011]根据所述保持时间违例数据以及建立时间违例数据，对集成电路版图中扫描链上的浮空触发器进行重新布局，得到重新布局后的集成电路版图；
[0012]修正重新布局后的集成电路版图中的时间违例值，完成晶体管的削减，实现了集成电路静态功耗的降低。
[0013]在一种可能的实施方式中，根据集成电路的第一电路网表，获取集成电路的第二电路网表，包括：对集成电路的第一电路网表进行扫描链的插入，得到集成电路的第二电路网表。
[0014]在一种可能的实施方式中，读取集成电路对应的设计制约条件以及扫描链信息文件，以集成电路的第二电路网表为基础，并根据设计制约条件以及扫描链信息文件进行自动布局，获取集成电路版图，包括：
[0015]读取集成电路对应的设计制约条件以及扫描链信息文件；
[0016]以集成电路的第二电路网表为基础，从元件库中拉取第二电路网表中的标准单元，所述标准单元用于表征第二电路网表的晶体管；
[0017]根据第二电路网表、第二电路网表对应的标准单元、设计制约条件以及扫描链信息文件，采用EDA进行自动布局，得到集成电路版图。
[0018]在一种可能的实施方式中，确定集成电路版图中扫描链上浮空触发器对应的保持时间违例数据以及建立时间违例数据之前，还包括：针对集成电路版图，进行时钟树综合。
[0019]在一种可能的实施方式中，确定集成电路版图中扫描链上浮空触发器对应的保持时间违例数据以及建立时间违例数据，包括：
[0020]以时钟树综合后的集成电路版图为基础，建立system模式对应的第一仿真场景以及scan模式对应的第二仿真场景，所述第一仿真场景以及第二仿真场景的可调参数设置为电压以及温度；
[0021]读取第一仿真场景对应的第一时序制约，并以第一时序制约约束后的第一仿真场景为基础，采用器件最大延迟条件验证建立时间约束以及采用器件延迟最小条件验证保持时间约束，得到system模式对应的建立时间验证结果以及保持时间验证结果；所述最大延迟条件用于表征调整第一仿真场景的电压以及温度，使集成电路的延迟到达最大值；所述器件延迟最小条件用于表征调整第一仿真场景的电压以及温度，使集成电路的延迟到达最小值；
[0022]读取第二仿真场景对应的第二时序制约，并以第二时序制约约束后的第二仿真场景为基础，采用器件最大延迟条件验证建立时间约束以及采用器件延迟最小条件验证保持时间约束，得到scan模式对应的建立时间验证结果以及保持时间验证结果；
[0023]根据所述system模式对应的建立时间验证结果、system模式对应的保持时间验证结果、scan模式对应的建立时间验证结果以及scan模式对应的保持时间验证结果，确定浮空触发器对应的保持时间违例数据以及建立时间违例数据。
[0024]在一种可能的实施方式中，根据所述system模式对应的建立时间验证结果、system模式对应的保持时间验证结果、scan模式对应的建立时间验证结果以及scan模式对
应的保持时间验证结果，确定浮空触发器对应的保持时间违例数据以及建立时间违例数据，包括：
[0025]根据system模式对应的保持时间验证结果，确定BLOCK_X中保持时间违例的第一时序路径以及第一时序路径对应的第一保持时间违例值；所述BLOCK_X用于表征集成电路中将控制模块中触发器的信号转发给子模块中触发器的中间单元；
[0026]针对每条保持时间违例的第一时序路径，确定该第一时序路径起始点对应的浮空触发器，得到第一目标浮空触发器，并确定每个第一目标浮空触发器对应的第一时钟控制单元，所述时钟控制单元对应至少一个目标浮空触发器；
[0027]根据sy本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种降低芯片设计中静态功耗的方法，其特征在于，包括：获取集成电路的第一电路网表，并根据集成电路的第一电路网表，获取集成电路的第二电路网表，所述第一电路网表用于表征集成电路的系统模式下各晶体管之间的连接关系，所述第二电路网表用于表征进行测试扫描链插入后各晶体管之间的连接关系；读取集成电路对应的设计制约条件以及扫描链信息文件，以集成电路的第二电路网表为基础，并根据设计制约条件以及扫描链信息文件进行自动布局，获取集成电路版图；所述扫描链信息文件用于表征第二电路网表中扫描链上每个触发器的位置以及状态，所述状态包括该触发器为非浮空触发器或浮空触发器；确定集成电路版图中扫描链上浮空触发器对应的保持时间违例数据以及建立时间违例数据，所述浮空触发器用于表征集成电路对应的扫描链上可移动的触发器；根据所述保持时间违例数据以及建立时间违例数据，对集成电路版图中扫描链上的浮空触发器进行重新布局，得到重新布局后的集成电路版图；修正重新布局后的集成电路版图中的时间违例值，完成晶体管的削减，实现了集成电路静态功耗的降低。2.根据权利要求1所述的降低芯片设计中静态功耗的方法，其特征在于，根据集成电路的第一电路网表，获取集成电路的第二电路网表，包括：对集成电路的第一电路网表进行扫描链的插入，得到集成电路的第二电路网表。3.根据权利要求1所述的降低芯片设计中静态功耗的方法，其特征在于，读取集成电路对应的设计制约条件以及扫描链信息文件，以集成电路的第二电路网表为基础，并根据设计制约条件以及扫描链信息文件进行自动布局，获取集成电路版图，包括：读取集成电路对应的设计制约条件以及扫描链信息文件；以集成电路的第二电路网表为基础，从元件库中拉取第二电路网表中的标准单元，所述标准单元用于表征第二电路网表的晶体管；根据第二电路网表、第二电路网表对应的标准单元、设计制约条件以及扫描链信息文件，采用EDA进行自动布局，得到集成电路版图。4.根据权利要求1所述的降低芯片设计中静态功耗的方法，其特征在于，确定集成电路版图中扫描链上浮空触发器对应的保持时间违例数据以及建立时间违例数据之前，还包括：针对集成电路版图，进行时钟树综合。5.根据权利要求4所述的降低芯片设计中静态功耗的方法，其特征在于，确定集成电路版图中扫描链上浮空触发器对应的保持时间违例数据以及建立时间违例数据，包括：以时钟树综合后的集成电路版图为基础，建立system模式对应的第一仿真场景以及scan模式对应的第二仿真场景，所述第一仿真场景以及第二仿真场景的可调参数设置为电压以及温度；读取第一仿真场景对应的第一时序制约，并以第一时序制约约束后的第一仿真场景为基础，采用器件最大延迟条件验证建立时间约束以及采用器件延迟最小条件验证保持时间约束，得到system模式对应的建立时间验证结果以及保持时间验证结果；所述最大延迟条件用于表征调整第一仿真场景的电压以及温度，使集成电路的延迟到达最大值；所述器件延迟最小条件用于表征调整第一仿真场景的电压以及温度，使集成电路的延迟到达最小值；
读取第二仿真场景对应的第二时序制约，并以第二时序制约约束后的第二仿真场景为基础，采用器件最大延迟条件验证建立时间约束以及采用器件延迟最小条件验证保持时间约束，得到scan模式对应的建立时间验证结果以及保持时间验证结果；根据所述system模式对应的建立时间验证结果、system模式对应的保持时间验证结果、scan模式对应的建立时间验证结果以及scan模式对应的保持时间验证结果，确定浮空触发器对应的保持时间违例数据以及建立时间违例数据。6.根据权利要求5所述的降低芯片设计中静态功耗的方法，其特征在于，根据所述system模式对应的建立时间验证结果、system模式对应的保持时间验证结果、scan模式对应的建立时间验证结果以及scan模式对应的保持时间验证结果，确定浮空触发器对应的保持时间违例数据以及建立时间违例数据，包括：根据system模式对应的保持时间验证结果，确定BLOCK_X中保持时间违例的第一时序路径以及第一时序路径对应的第一保持时间违例值；所述BLOCK_X用于表征集成电路中将控制模块中触发器的信号转发给子模块中触发器的中间单元；针对每条保持时间违例的第一时序路径，确定该第一时序路径起始点对应的浮空触发器，得到第一目标浮空触发器，并确定每个第一目标浮空触发器对应的第一时钟控制单元，所述时钟控制单元对应至少一个目标浮空触发器；根据system模式...

【专利技术属性】
技术研发人员：请求不公布姓名，
申请(专利权)人：创视微电子成都有限公司，
类型：发明
国别省市：