一种集成电路供电电源的阻抗匹配优化方法及系统、设备技术方案

本发明专利技术公开了一种集成电路供电电源的阻抗匹配优化方法及系统、设备，包括以下步骤：步骤S1、根据芯片中需要优化电源阻抗的端口以及去耦电容进行组合，得到不同的初始端口去耦电容组合方案；根据芯片的工作电压设置目标阻抗；利用芯片接收到的电压与流过的电流，计算电源阻抗值；步骤S2、利用遗传算法得到候选端口去耦电容组合方案；步骤S3、将候选端口去耦电容组合方案应用于芯片计算新电源阻抗值，若新电源阻抗值≤目标阻抗，则得到最优去耦电容组合方案，否则返回步骤S2

【技术实现步骤摘要】
一种集成电路供电电源的阻抗匹配优化方法及系统、设备


[0001]本专利技术属于电源完整性
，具体涉及一种集成电路供电电源的阻抗匹配优化方法及系统、设备。

技术介绍

[0002]随着集成电路(Integrated circuit，IC)朝着高速度、高密度、低功耗的方向发展，一个IC集成数字、模拟和射频等电路模块的现象已经变得十分普遍。随着电子产品开发的周期变短，功率传输的问题也变得越来越复杂。电源完整性(Power Integrity，PI)和电磁辐射(Electromagnetic，EMI)分析设计成为了高速电路设计面临的最主要的问题之一。
[0003]当工作频率较高时，由于分布电感的影响，电源与地平面相当于一个谐振腔，具有谐振特性。电源平面可以看成由众多电感和电容构成的网络，可以看成一个共振腔，在一定的频率下，电感和电容会发生谐振，进而影响到电源阻抗。电源阻抗随着频率的变化而不断变化，尤其在并联谐振效应显著时，电源阻抗的变化也变得显著，从而在瞬间电流流过时，电压也随之发生降低和摆动。而在保证器件正常工作的情况下，大部分数字电路器件能够接受的电压波动是正常电压的
±
5％。
[0004]在高速PCB设计中，常用添加去耦电容的方法来保证电路工作时电源的平稳度和洁净度。一般情况下去耦电容网络的设计方法主要有两种：BIG
‑
V方法和Muti
‑
Pole(MP)方法。BIG
‑
V方法是在芯片的供电引脚上添加几个0.1μF的电容，另外再加上几个百微法级的板级滤波电容。但是此种方法中的电容种类比较单一，小电容和稳压模块(VRM)或大电容之间很容易形成非常高的并联谐振峰值点。MP方法是目前比较常用的方法，通过多种电容值组合建立去耦电容。常用的MP方法有两种：One per decade和Three per decade，两种方法唯一的区别在于电容值的间距大小不同。但One per decade法低频段的阻抗较高，而Three per decade法电容种类较多，不易加工。通常工程师会依据经验选择放置去耦电容的大小以及位置，但是这样很容易导致去耦电容数量过多以及不能够很好的降低电源阻抗。

技术实现思路

[0005]为了克服上述现有技术的缺点，本专利技术的目的在于提供一种集成电路供电电源的阻抗匹配优化方法及系统、设备，解决了现有技术中依据经验选择放置去耦电容的大小以及位置，导致去耦电容数量过多以及不能够很好的降低电源阻抗的问题。
[0006]为了达到上述目的，本专利技术采用以下技术方案予以实现：一种集成电路供电电源的阻抗匹配优化方法，包括以下步骤：
[0007]步骤S1、根据芯片中需要优化电源阻抗的端口以及去耦电容进行组合，得到不同的初始端口去耦电容组合方案；根据芯片的工作电压设置目标阻抗；利用芯片接收到的电压与流过的电流，计算电源阻抗值；
[0008]步骤S2、利用遗传算法优化初始端口去耦电容组合方案并得到候选端口去耦电容组合方案；
[0009]步骤S3、将候选端口去耦电容组合方案应用于芯片计算新电源阻抗值，若新电源阻抗值≤目标阻抗，则得到最优去耦电容组合方案，否则返回步骤S2
‑
S3直至得到最优端口去耦电容组合方案。
[0010]优选的，所述步骤S1中目标阻抗的计算公式如式(1)所示：
[0011][0012]其中，Z
target
为目标阻抗，V
ripple
是允许的电压波动范围，I
Δ
为负载芯片最大瞬态电流变化量。
[0013]电源阻抗的计算方式如式(2)所示：
[0014]Z
sum
＝Z1+Z2+
…
+Z
n
ꢀꢀꢀꢀꢀꢀꢀ
(2)
[0015]其中，Z
sum
是所有频点纹波阻抗之和，Z
i
(i＝1
…
n)是从电容和稳压模块含有纹波的直流电源输出端口到器件电源使用端口的回路阻抗。
[0016]优选的，所述步骤S2包括以下步骤：
[0017]步骤S21、初始端口去耦电容组合方案为N个，每个初始端口去耦电容组合方案被称为一个染色体，计算每个染色体的适应度，并根据适应度对染色体进行筛选；
[0018]步骤S22、将筛选出的M条染色体通过交叉生成M条新染色体；
[0019]步骤S23、对M条新染色体进行变异操作得到M条候选染色体；
[0020]步骤S24、对M条候选染色体进行复制使得候选染色体的个数为N，候选染色体即候选端口去耦电容组合方案。
[0021]优选的，所述染色体的筛选包括以下步骤：
[0022]步骤S211、计算N个染色体中每个染色体的适应度总和；计算每个染色体相对适应度值即每个染色体被选中遗传到下一代群体中的概率值；每一个概率值为一个区域，N个染色体的全部概率之和为1；
[0023]步骤S212、随机产生一个0到1之间的数值，依据该数值所处的区域来确定每个染色体被选中的次数，选中次数最多的为筛选得到的染色体。
[0024]优选的，所述步骤S211中相对适应度值的计算包括以下步骤：
[0025]1)、计算目标函数值即电源阻抗的最小值即适应度值，如式(3)所示：
[0026]f(x)＝min{Z
sum
}
ꢀꢀꢀꢀꢀꢀꢀꢀ
(3)
[0027]其中，f是目标函数；
[0028]2)、将目标函数值转化为相对适应度值，如式(4)所示：
[0029]F(x)＝gf(x)
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
(4)
[0030]F(x)＝a
k
f(x)+b
k
ꢀꢀꢀꢀꢀꢀꢀꢀꢀ
(5)
[0031]其中，g是将目标函数值转换为非负值的变换因子，F是相对适应度函数，a
k
为比例函数，b
k
为平移系数。
[0032]优选的，所述步骤S22交叉包括对筛选出的M条染色体进行随机配对，在配对的染色体中随机选择一个交叉位置，然后在该交叉位置对配对的染色体进行基因位变换即交换端口去耦电容组合方案中的一个去耦电容。
[0033]优选的，所述步骤S23中变异包括随机选择M条新染色体的基因变异位置，将变异点的原有基因值即电容值取反。
[0034]优选的，所述目标阻抗设置为芯片正常工作电压的
±
5％。
[0035]本专利技术还公开了一种集成电路供电电源的阻抗匹配优化方法的系统，包括：
[0036]目标阻抗设定模块，用于设定测试环境中电源阻抗的最大值；
[0037]遗传算法优化模块，用于采用交叉、变异与复制来优化初始端口去耦电容组合方案得到候选端口去耦电容组合方案，并对其进行验证进而得到最优去耦电容组合方案。
[0038]本发本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种集成电路供电电源的阻抗匹配优化方法，其特征在于，包括以下步骤：步骤S1、根据芯片中需要优化电源阻抗的端口以及去耦电容进行组合，得到不同的初始端口去耦电容组合方案；根据芯片的工作电压设置目标阻抗；利用芯片接收到的电压与流过的电流，计算电源阻抗值；步骤S2、利用遗传算法优化初始端口去耦电容组合方案并得到候选端口去耦电容组合方案；步骤S3、将候选端口去耦电容组合方案应用于芯片计算新电源阻抗值，若新电源阻抗值≤目标阻抗，则得到最优去耦电容组合方案，否则返回步骤S2
‑
S3直至得到最优端口去耦电容组合方案。2.根据权利要求1所述的一种集成电路供电电源的阻抗匹配优化方法，其特征在于，所述步骤S1中目标阻抗的计算公式如式(1)所示：其中，Z
target
为目标阻抗，V
ripple
是允许的电压波动范围，I
Δ
为负载芯片最大瞬态电流变化量；电源阻抗的计算方式如式(2)所示：Z
sum
＝Z1+Z2+
…
+Z
n
ꢀꢀꢀꢀꢀꢀꢀ
(2)其中，Z
sum
是所有频点纹波阻抗之和，Z
i
(i＝1
…
n)是从电容和稳压模块含有纹波的直流电源输出端口到器件电源使用端口的回路阻抗。3.根据权利要求1所述的一种集成电路供电电源的阻抗匹配优化方法，其特征在于，所述步骤S2包括以下步骤：步骤S21、初始端口去耦电容组合方案为N个，每个初始端口去耦电容组合方案被称为一个染色体，计算每个染色体的适应度，并根据适应度对染色体进行筛选；步骤S22、将筛选出的M条染色体通过交叉生成M条新染色体；步骤S23、对M条新染色体进行变异操作得到M条候选染色体；步骤S24、对M条候选染色体进行复制使得候选染色体的个数为N，候选染色体即候选端口去耦电容组合方案。4.根据权利要求3所述的一种集成电路供电电源的阻抗匹配优化方法，其特征在于，所述染色体的筛选包括以下步骤：步骤S211、计算N个染色体中每个染色体的适应度总和；计算每个染色体相对适应度值即每个染色体被选中遗传到下一代群体中的概率值；每一个概率值为一个区域，N个染色体的全部概率之和为1；步骤S212、随机产生一个0...

【专利技术属性】
技术研发人员：黄子堃，毕闯，刘娇健，代博，陈一悰，张钰声，徐浩东，任蔷，万青，陈洁羽，徐磊，李俊，
申请(专利权)人：电子科技大学长三角研究院湖州电子科技大学国网西安环保技术中心有限公司，
类型：发明
国别省市：