半导体器件的外延结构及其制备方法及半导体器件技术

本申请提供了一种半导体器件的外延结构及其制备方法及半导体器件，该外延结构包括：衬底、成核层和缓冲层；成核层设置于所述衬底上；缓冲层设置于成核层上；衬底对应的电阻率和缓冲层对应的掺杂浓度满足预设的电阻率与掺杂浓度的对应关系。该半导体器件的外延结构可以通过优化衬底电阻率与外延层掺杂浓度间的匹配关系，实现高阻缓冲层的作用，同时因为控制了掺杂浓度，从而保证了晶体质量，进而可以使器件获得更好的可靠性。以使器件获得更好的可靠性。以使器件获得更好的可靠性。

【技术实现步骤摘要】
半导体器件的外延结构及其制备方法及半导体器件


[0001]本申请涉及半导体
，尤其是涉及一种半导体器件的外延结构及其制备方法及半导体器件。

技术介绍

[0002]半导体材料氮化镓由于具有禁带宽度大、电子饱和漂移速度高、击穿场强高、导热性能好等特点，已经成为目前的研究热点。GaN高电子迁移率晶体管HEMT结构中，为了获得更好的器件漏电以及较好的夹断特性，需要缓冲层为高阻。在工艺上想要制备出本征GaN材料实现高阻极为困难，但可以通过在缓冲层生长过程中引入受主杂质的方法实现缓冲层的高阻。
[0003]常用的补偿方法是引入受主杂质，通常为C或Fe原子。但是引入过多的C杂质会导致晶体质量变差，进而影响最终器件的可靠性，并且C杂质形成的深能级陷阱容易使最终器件的输出功率等性能衰减；而掺杂过多的Fe则会引起外延层表面变差，同时也会影响最终器件的性能。即获得高阻GaN buffer所需的C含量会导致晶体质量变差，而获得高阻GaN buffer所需的Fe含量会影响最终器件的性能，因此如何保证外延层晶体质量同时又能保证最终器件的性能成为了难点。

技术实现思路

[0004]本申请的目的在于提供一种半导体器件的外延结构及其制备方法及半导体器件，能够通过衬底的电阻率和缓冲层的掺杂浓度的对应关系，控制掺杂浓度，从而保证了晶体质量，提高半导体器件的可靠性。
[0005]第一方面，本申请实施例提供一种半导体器件的外延结构，外延结构包括：衬底、成核层和缓冲层；成核层设置于衬底上；缓冲层设置于成核层上；衬底对应的电阻率和缓冲层对应的掺杂浓度满足预设的电阻率与掺杂浓度的对应关系。
[0006]在可选的实施方式中，上述对应关系包括：电阻率小于1E7 Ohm.cm时，掺杂浓度在1E18cm
‑3～1E20cm
‑3范围内。
[0007]在可选的实施方式中，上述对应关系还包括：电阻率在1E7 Ohm.cm～1E12 Ohm.cm范围内时，掺杂浓度在1E16cm
‑3～1E18cm
‑3范围内，且与电阻率与掺杂浓度呈反比关系。
[0008]在可选的实施方式中，上述电阻率与掺杂浓度的反比关系如下：
[0009]Y＝K*X+b，K≈
‑
106，b≈10
18
；
[0010]其中，Y表示缓冲层的掺杂浓度；X表示衬底的电阻率。
[0011]在可选的实施方式中，上述对应关系还包括：电阻率大于1E12 Ohm.cm时，掺杂浓度小于1E16cm
‑3。
[0012]在可选的实施方式中，上述缓冲层所掺杂质的杂质类型包括碳和/或铁。
[0013]在可选的实施方式中，上述缓冲层的厚度在100nm～1000nm范围内。
[0014]在可选的实施方式中，上述外延结构还包括：沟道层、势垒层和帽层；沟道层设置
于缓冲层上；势垒层设置于沟道层上；帽层设置于势垒层上。
[0015]第二方面，本申请实施例还提供一种半导体器件，半导体器件包括如第一方面所述的半导体器件的外延结构。
[0016]第二方面，本申请实施例还提供一种半导体器件的外延结构的制备方法，该方法包括：在衬底上形成成核层；所述衬底对应有目标电阻率；在所述成核层上形成对应有目标掺杂浓度的缓冲层；其中，所述目标电阻率和所述目标掺杂浓度满足预设的电阻率与掺杂浓度的对应关系；在所述缓冲层上依次形成沟道层、势垒层和帽层。
[0017]本申请实施例带来了以下有益效果：
[0018]本申请实施例提供了一种半导体器件的外延结构及其制备方法及半导体器件，该外延结构包括：衬底、成核层和缓冲层；成核层设置于衬底上；缓冲层设置于成核层上；衬底的目标电阻率和缓冲层的目标掺杂浓度满足预设的电阻率与掺杂浓度的对应关系。该半导体器件的外延结构可以通过优化衬底电阻率与外延层掺杂浓度间的匹配关系，实现高阻缓冲层的作用，同时因为控制了掺杂浓度，从而保证了晶体质量，进而可以使器件获得更好的可靠性。
[0019]本申请的其他特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本申请而了解。本申请的目的和其他优点在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。
[0020]为使本申请的上述目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附附图，作详细说明如下。
附图说明
[0021]为了更清楚地说明本申请具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0022]图1为本申请实施例提供的一种半导体器件的外延结构的示意图；
[0023]图2为本申请实施例提供的一种衬底电阻率与外延缓冲层掺杂浓度的对应关系图；
[0024]图3为本申请实施例提供的另一种半导体器件的外延结构的示意图；
[0025]图4为本申请实施例提供的另一种半导体器件的外延结构的示意图。
具体实施方式
[0026]下面将结合实施例对本申请的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
[0027]目前在半导体材料GaN HEMT结构中，为了获得更好的器件漏电以及较好的夹断特性，需要缓冲层为高阻，可以通过在缓冲层生长过程中引入受主杂质的方法实现缓冲层的高阻；但是获得高阻缓冲层所需的C含量会导致晶体质量变差，而获得高阻缓冲层所需的Fe
含量会影响最终器件的性能，因此如何保证外延层晶体质量同时又能保证最终器件的性能成为了难点。
[0028]基于此，本申请实施例提供一种半导体器件的外延结构及其制备方法及半导体器件，其中外延结构包括：衬底、成核层和缓冲层；成核层设置于衬底上；缓冲层设置于成核层上；衬底的目标电阻率和缓冲层的目标掺杂浓度满足预设的电阻率与掺杂浓度的对应关系。该半导体器件的外延结构可以通过优化衬底电阻率与外延层掺杂浓度间的匹配关系，实现高阻缓冲层的作用，同时因为控制了掺杂浓度，从而保证了晶体质量，进而可以使器件获得更好的可靠性。
[0029]为便于对本实施例进行理解，首先对本申请实施例所公开的一种半导体器件的外延结构进行详细介绍。
[0030]本申请实施例提供一种半导体器件的外延结构，如图1所示，该外延结构包括：衬底10、成核层20和缓冲层30；成核层设置20于衬底10上；缓冲层30设置于成核层20上；衬底10的目标电阻率和缓冲层30的目标掺杂浓度满足预设的电阻率与掺杂浓度的对应关系。
[0031]上述衬底10可以是氮化镓、铝镓氮、铟镓氮、铝铟镓氮、磷化铟、砷化镓、碳化硅、金刚石、蓝宝石、锗本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件的外延结构，其特征在于，所述外延结构包括：衬底、成核层和缓冲层；所述成核层设置于所述衬底上；所述缓冲层设置于所述成核层上；所述衬底对应的电阻率和所述缓冲层对应的掺杂浓度满足预设的电阻率与掺杂浓度的对应关系。2.根据权利要求1所述的半导体器件的外延结构，其特征在于，所述对应关系包括：所述电阻率小于1E7 Ohm.cm时，所述掺杂浓度在1E18cm
‑3～1E20cm
‑3范围内。3.根据权利要求1所述的半导体器件的外延结构，其特征在于，所述对应关系还包括：所述电阻率在1E7 Ohm.cm～1E12 Ohm.cm范围内时，所述掺杂浓度在1E16cm
‑3～1E18cm
‑3范围内，且与所述电阻率与所述掺杂浓度呈反比关系。4.根据权利要求3所述的半导体器件的外延结构，其特征在于，所述电阻率与所述掺杂浓度的反比关系如下：Y＝K*X+b，K≈
‑
106，b≈10
18
；其中，Y表示所述缓冲层的掺杂浓度；X表示所述衬底的电阻率。5.根据权利要求1所...

【专利技术属性】
技术研发人员：张晖，杜小青，
申请(专利权)人：苏州能讯高能半导体有限公司，
类型：发明
国别省市：