本公开涉及用于使用间隔件上间隔件设计实现半导体装置中的焊料接头可靠性改进的方法和设备。一种半导体封装组合件包含衬底、包含至少一底部裸片的裸片堆叠、惰性顶部间隔件，以及至少一第一惰性底部间隔件。所述惰性顶部和底部间隔件不包括任何电路。所述惰性顶部间隔件的顶部表面直接附接到所述裸片堆叠中的所述底部裸片的底部表面。所述第一惰性底部间隔件的顶部表面直接附接到所述惰性顶部间隔件的底部表面，且所述第一惰性底部间隔件的底部表面直接附接到所述衬底。所述惰性底部间隔件的覆盖区小于所述惰性顶部间隔件的覆盖区。在一些实施例中，所述惰性底部间隔件的所述覆盖区完全定位在所述惰性顶部间隔件的所述覆盖区内。所述覆盖区内。所述覆盖区内。
【技术实现步骤摘要】
用于使用间隔件上间隔件设计实现半导体装置中的焊料接头可靠性改进的方法和设备
[0001]本专利技术技术是针对半导体装置封装。更具体地说，本专利技术技术的一些实施例涉及用于改进包含高密度封装的半导体装置的焊料接头的可靠性的技术。
技术介绍
[0002]包含存储器芯片、微处理器芯片、逻辑芯片和成像器芯片的半导体裸片通常通过将多个半导体裸片个别地或以裸片堆叠方式以网格图案安装在衬底上而组装。组合件可用于移动装置、计算和/或汽车产品中。在制造或现场应用期间，焊料接头交接面可能经历由循环温度加载期间半导体装置和印刷电路板的不同膨胀和收缩率所引发的热机械应力，这可能会导致焊料接头可靠性下降。并且，在例如芯片安装或附接线接合等制造工艺期间，活性裸片和衬底之间的物理接触可能增加裸片隅角应力并导致断裂。如果焊料接头和/或裸片边缘中的裂缝长度扩散到临界值，则可能发生开路或电气故障，且组件最终可能无法操作。
技术实现思路
[0003]本公开的一方面针对一种半导体封装组合件，所述半导体封装组合件包括：衬底；裸片堆叠，其包含至少一底部裸片；惰性顶部间隔件，其不包括任何电路且具有顶部及底部表面，所述惰性顶部间隔件的所述顶部表面直接附接到所述裸片堆叠的底部表面，所述惰性顶部间隔件具有第一覆盖区；以及第一惰性底部间隔件，其不包括任何电路且具有顶部及底部表面，所述第一惰性底部间隔件的所述顶部表面直接附接到所述惰性顶部间隔件的所述底部表面且所述第一惰性底部间隔件的所述底部表面直接附接到所述衬底，所述第一惰性底部间隔件具有小于所述第一覆盖区且完全定位在所述第一覆盖区内的第二覆盖区。
[0004]本公开的另一方面针对一种用于形成半导体封装的方法，所述方法包括：将第一惰性底部间隔件的底部表面直接附接到衬底；将惰性顶部间隔件的底部表面直接附接到所述第一惰性底部间隔件的顶部表面，其中所述惰性顶部间隔件的第一覆盖区大于所述第一惰性底部间隔件的第二覆盖区，其中所述惰性顶部间隔件的所述底部表面定位成距所述衬底某一距离，使得所述惰性顶部间隔件的所述底部表面不接触所述衬底，其中所述第一惰性底部间隔件和所述惰性顶部间隔件不包括任何电路；以及将裸片的底部表面直接附接到所述惰性顶部间隔件的顶部表面。
[0005]本公开的又一方面针对一种半导体封装组合件，所述半导体封装组合件包括：衬底；裸片堆叠，其包含至少两个半导体裸片，所述裸片堆叠具有拥有裸片覆盖区的底部裸片；惰性顶部间隔件，其不包括任何电路且具有顶部及底部表面，所述惰性顶部间隔件的所述顶部表面直接附接到所述裸片堆叠的底部表面，所述惰性顶部间隔件具有惰性顶部间隔件覆盖区；第一惰性底部间隔件，其不包括任何电路且具有顶部及底部表面，所述第一惰性底部间隔件的所述顶部表面直接附接到所述惰性顶部间隔件的所述底部表面且所述第一
惰性底部间隔件的所述底部表面直接附接到所述衬底，所述第一惰性底部间隔件具有小于所述惰性顶部间隔件覆盖区的第一惰性底部间隔件覆盖区；以及模制材料，其包覆所述裸片堆叠的顶侧和侧边缘，所述模制材料进一步包覆所述裸片堆叠的所述底部表面和所述衬底之间的至少一个开放区，所述模制材料进一步包覆所述惰性顶部间隔件的所述底部表面和所述衬底之间的至少一个开放区。
附图说明
[0006]参考以下图式可更好地理解本专利技术技术的许多方面。图式中的组件未必按比例绘制。实际上，重点在于说明本专利技术技术的原理。
[0007]图1A是根据本专利技术技术的包含裸片堆叠的半导体装置的横截面图，所述裸片堆叠利用两层间隔件抬升且以与另一裸片堆叠并排的配置安装在衬底上。
[0008]图1B是根据本专利技术技术的图1A的半导体装置的一部分的横截面图。
[0009]图2A、2B、3A、3B、4A和4B是根据本专利技术技术的顶部间隔件和底部间隔件相对于图1A中展示的衬底的焊球布局对准的平面视图。
[0010]图5展示根据本专利技术技术具有间隔件上间隔件配置的焊料接头可靠性改进的图形说明。
[0011]图6是根据本专利技术技术用于组装包含间隔件上间隔件配置中的顶部间隔件和至少一个底部间隔件的半导体封装组合件的方法的流程图。
[0012]图7展示根据本专利技术技术具有间隔件上间隔件配置中的顶部间隔件和两个底部间隔件的衬底的一部分的横截面图。
[0013]图8是展示包含根据本专利技术技术配置的半导体装置组合件的系统的示意图。
具体实施方式
[0014]下文描述半导体装置的若干实施例的特定细节，包含用于减小半导体封装与所述封装经由焊球附接到的印刷电路板(PCB)之间的热膨胀系数(CTE)失配的方法和设备。当较厚的大裸片(例如，芯片)或包含多个裸片(例如，可包含例如非易失性存储技术(例如NAND)、动态随机存取存储器(DRAM)，或其它存储器芯片、微处理器芯片、逻辑芯片或成像器芯片等活性裸片，作为裸片堆叠中或裸片堆叠内的底部裸片)的裸片堆叠直接安装到薄衬底上时，归因于CTE失配，焊料接头交接面上可能发生较大变形，且所述较大变形可能导致焊料接合断开和/或弱化以及衬底中的分层和/或断裂。当封装经历板级温度循环(temperature cycling on board level，TCOB)时，这可能成为封装可靠性的一个弱点，因为不同材料的膨胀量不同。下文描述的实施例包含一种用于通过一或多个相对较小的底部间隔件抬升大裸片或裸片堆叠的方法和设备，所述底部间隔件减小大芯片/裸片堆叠相互作用对焊料接头可靠性(SJR)的影响。
[0015]经设定大小和定位以优化SJR的相对较小尺寸的底部间隔件连同定位于底部间隔件和裸片堆叠的底部裸片之间的相对较大尺寸的顶部间隔件一起使用。此配置可被称为“间隔件上间隔件”，且可使用例如拾放或其它已知组装/制造技术等方法来实现。底部间隔件和顶部间隔件可以由例如硅等标准材料形成，但可使用其它材料。顶部间隔件和底部间隔件为惰性的，且不包括或不含任何电路。惰性顶部间隔件在组装工艺期间(例如在线接合
期间)支撑活性裸片(例如，NAND等)。此外，底部裸片/裸片堆叠的抬升有利地减小裸片隅角应力，因为底部裸片和衬底之间的额外空间消除了组装和/或测试工艺(例如回焊)期间底部裸片和衬底之间的直接相互作用，因此防止不合需要的裸片隅角断裂问题。
[0016]一个预期优点和益处是，能够设计惰性底部间隔件的大小(例如，长度、宽度)、厚度和位置以避免将惰性底部间隔件定位在衬底上的关键焊料接头位置上方。这种灵活的大小设计和定位允许不同的配置来适应不同活性裸片/裸片堆叠的不同的焊球布局和要求。因此，惰性底部间隔件消除了底部裸片和衬底之间的直接CTE失配相互作用，同时惰性顶部间隔件在组装工艺(例如，裸片附接或线接合)期间为裸片/裸片堆叠提供结构支撑。
[0017]一些实施例的另一优点是，减小了温度循环测试期间由硅芯片或裸片/裸片堆叠、焊料接头交接面和PCB之间的CTE失配引发的焊料接头交接面上的应力，这因此显著改进SJR，例如改进了大于400％。间隔件上间隔件配置因此将改进具有严格的温度循环加载条件和高本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种半导体封装组合件，其包括：衬底；裸片堆叠，其包含至少一底部裸片；惰性顶部间隔件，其不包括任何电路且具有顶部及底部表面，所述惰性顶部间隔件的所述顶部表面直接附接到所述裸片堆叠的底部表面，所述惰性顶部间隔件具有第一覆盖区；以及第一惰性底部间隔件，其不包括任何电路且具有顶部及底部表面，所述第一惰性底部间隔件的所述顶部表面直接附接到所述惰性顶部间隔件的所述底部表面且所述第一惰性底部间隔件的所述底部表面直接附接到所述衬底，所述第一惰性底部间隔件具有小于所述第一覆盖区且完全定位在所述第一覆盖区内的第二覆盖区。2.根据权利要求1所述的半导体封装组合件，其进一步包括安装于所述惰性顶部间隔件的所述底部表面和所述衬底之间的不包括任何电路的第二惰性底部间隔件，所述第二惰性底部间隔件具有小于所述第一覆盖区的第三覆盖区，所述第三覆盖区完全定位在所述第一覆盖区内，且与所述第二覆盖区不重叠。3.根据权利要求2所述的半导体封装组合件，其中所述第一和第二惰性底部间隔件具有大体上相等的厚度。4.根据权利要求1所述的半导体封装组合件，其中所述惰性顶部间隔件的外边缘横向地定位成距所述底部裸片的外边缘第一距离，且所述第一惰性底部间隔件横向地定位成距所述底部裸片的所述外边缘第二距离，其中所述第二距离大于所述第一距离。5.根据权利要求1所述的半导体封装组合件，其中所述第一惰性底部间隔件定位在所述惰性顶部间隔件的至少两个外边缘内部。6.根据权利要求1所述的半导体封装组合件，其进一步包括不包括任何电路的至少两个额外惰性底部间隔件，所述至少两个额外惰性底部间隔件具有顶部及底部表面，所述至少两个额外惰性底部间隔件的所述顶部表面直接附接到所述惰性顶部间隔件的所述底部表面，且所述至少两个额外惰性底部间隔件的所述底部表面直接附接到所述衬底，所述至少两个额外惰性底部间隔件彼此横向间隔开。7.根据权利要求6所述的半导体封装组合件，其中所述至少两个额外惰性底部间隔件进一步定位在所述惰性顶部间隔件的所述第一覆盖区的至少一个外边缘内部。8.根据权利要求1所述的半导体封装组合件，其进一步包括包覆所述裸片堆叠的模制材料，所述模制材料在所述裸片堆叠的所述底部表面的暴露区和所述衬底之间延伸，所述模制材料进一步在所述惰性顶部间隔件的所述底部表面和所述衬底之间的暴露区域的至少一部分之间延伸。9.根据权利要求1所述的半导体封装组合件，其进一步包括：第二裸片堆叠或组件，其安装在所述衬底上；以及模制材料，其包覆所述裸片堆叠和所述第二裸片堆叠或组件。10.一种用于形成半导体封装的方法，其包括：将第一惰性底部间隔件的底部表面直接附接到衬底；将惰性顶部间隔件的底部表面直接附接到所述第一惰性底部间隔件的顶部表面，其中所述惰性顶部间隔件的第一覆盖区大于所述第一惰性底部间隔件的第二覆盖区，其中所述
惰性顶部间隔件的所述底部表面定位成距所述衬底某一距离，使得所述惰性顶部间隔件的所述底部表面不接触所述衬底，其中所述第一惰性底部间隔件和所述惰性顶部间隔件不包括任何电路；以及将...
【专利技术属性】
技术研发人员：车法兴，黄宏远，王尧传，于薇，潘玲，卜琳，
申请(专利权)人：美光科技公司，
类型：发明
国别省市：
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