具有用来引起压缩沟道应变的栅极插塞的集成电路制造技术

本发明专利技术的主题是“具有用来引起压缩沟道应变的栅极插塞的集成电路”。公开的实施例针对先进的集成电路结构制作，并且特别地，针对使用栅极插塞来引起压缩沟道应变的集成电路。可以描述或者请求保护其他实施例。以描述或者请求保护其他实施例。以描述或者请求保护其他实施例。

【技术实现步骤摘要】
具有用来引起压缩沟道应变的栅极插塞的集成电路


[0001]公开的实施例在先进的集成电路结构制作的领域中，并且特别地，在使用栅极插塞来引起压缩沟道应变的集成电路的领域中。

技术介绍

[0002]在过去的几十年里，集成电路中的特征的按比例缩放一直是日益增长的半导体行业背后的驱动力。按比例缩小到越来越小的特征使半导体芯片的有限的不动产（real estate）上的功能单元的增加的密度成为可能。例如，缩小晶体管尺寸考虑在芯片上结合增加数量的存储器或逻辑器件，有助于具有增加的容量的产品的制作。然而，对于愈来愈多的容量的驱动并不是没有问题。优化每个器件的性能的必要性变得日益重要。本公开的实施例解决了这些和其他问题。
附图说明
[0003]图1A和图1B是根据本公开的实施例的集成电路（IC）结构的横截面视图。
[0004]图2说明了根据公开的各种实施例的计算装置的示例。
[0005]图3说明了包括公开的一个或多个实施例的中介层（interposer）的示例。
具体实施方式
[0006]在一些实施例中，描述了使用栅极插塞来引起压缩沟道应变的集成电路。在下列描述中，阐述了诸如具体集成和材料体系的许多具体细节，以便提供对本公开的实施例的透彻理解。对于本领域技术人员来说将会显而易见的是，可以在没有这些具体细节的情况下实施本公开的实施例。在其他实例中，没有详细描述诸如集成电路设计布局的公知特征以便于不会不必要地模糊本公开的实施例。此外，要意识到，附图中示出的各种实施例是说明性的代表并且不必按比例绘制附图中示出的各种实施例。
[0007]下列详细描述本质上仅是说明性的并且不是用来限制主题的实施例或者这样的实施例的应用和使用的。如本文中所使用的，词“示范性的”指“用作示例、实例或说明”。本文中作为示范描述的任何实现不一定要被解释为比其他实现更优选或有利。此外，没有要被前述的
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技术介绍
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技术实现思路
或下面的具体实施方式中呈现的任何明示或暗示的理论约束的意图。
[0008]本说明书包括提及“一个实施例”或“实施例”。短语“在一个实施例中”或“在实施例中”的出现不一定指相同的实施例。可以以与本公开一致的任何合适的方式来组合特定的特征、结构或特性。
[0009]术语。下列段落为本公开（包括所附的权利要求）中发现的术语提供了定义或上下文：“包括”。这个术语是开放式的。如在所附的权利要求中所使用的，这个术语不排除附加的结构或操作。
[0010]“被配置成”。各种单元或部件可以被描述或被要求为“被配置成”执行任务或多个任务。在这样的上下文中，“被配置成”被使用来通过指示单元或部件包括在操作期间执行那些任务或多个任务的结构来暗示结构。像这样，即使当指定的单元或部件不是当前操作的（例如不是开着的或活动的）时，单元或部件也可以被说成是被配置成执行任务。陈述单元或电路或部件“被配置成”执行一个或多个任务明确地不是用来为那个单元或部件援引美国法典第35编第112节第六款（35 U.S.C.
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112，sixth paragraph）。
[0011]“第一”、“第二”等。如本文中所使用的，这些术语被用作名词前面的标签并且不暗示任何类型的排序（例如空间的、时间的、逻辑的等）。
[0012]“耦合的
”‑
下列描述指元件或节点或特征被“耦合”在一起。如本文中所使用的，除非另有明确说明，否则“耦合的”指一个元件或节点或特征被直接地或间接地结合到另一个元件或节点或特征（或者直接地或间接地与另一个元件或节点或特征连通），并且不一定以机械方式。
[0013]另外，也可以在下列描述中仅仅出于参考的目的来使用某些术语并且某些术语因此不会规定为是限制的。例如，诸如“上部的”、“下部的”、“在
……
上面”和“在
……
下面”的术语指所参考的附图中的方向。诸如“前”、“后”“后部”、“侧”、“外侧”和“内侧”的术语描述了在通过参考描述讨论中的部件的文本和相关联的附图会弄清楚的一致但任意的参照系内的部件的部分的取向或位置或者两者。这样的术语可以包括上面具体提及的词、其派生词以及类似含义的词。
[0014]“抑制
”‑
如本文中所使用的，抑制被用来描述减少或最小化效应。当部件或特征被描述为抑制动作、运动或条件时，它可完全防止结果或成果或未来状态。另外，“抑制”还可以指减少或减轻可能以其他方式发生的成果、性能或效应。因此，当部件、元件或特征被称为抑制结果或状态时，它不需要完全防止或消除结果或状态。
[0015]本文中描述的实施例可以针对前道工序（FEOL）半导体处理和结构。FEOL是集成电路（IC）制作的第一部分，其中在半导体衬底或层中图案化各个器件（例如晶体管、电容器、电阻器等）。FEOL通常覆盖直到（但不包括）金属互连层的沉积的每件事物。在最后的FEOL操作之后，结果通常是具有隔离的晶体管的晶片（例如没有任何导线）。
[0016]本文中描述的实施例可以针对后道工序（BEOL）半导体处理和结构。BEOL是IC制作的第二部分，其中各个器件（例如晶体管、电容器、电阻器等）与晶片上的布线互连，例如金属化层或多个金属化层。BEOL包括触点、绝缘层（电介质）、金属层和用于芯片到封装连接的接合部位。在制作阶段的BEOL部分中，形成触点（焊盘）、互连导线、通孔和介电结构。对于现代IC工艺，可以在BEOL中添加多于10个金属层。
[0017]下面描述的实施例可适用于FEOL处理和结构、BEOL处理和结构、或者FEOL和BEOL处理和结构两者。特别地，虽然可以使用FEOL处理场景来说明示范性的处理方案，但是这样的方法也可适用于BEOL处理。同样地，虽然可以使用BEOL处理场景来说明示范性的处理方案，但是这样的方法也可适用于FEOL处理。
[0018]可以实现一个或多个实施例以实现3D铁电RAM（FRAM、FeRAM或F
‑
RAM）从而潜在地增加未来技术节点的SoC中的后端逻辑加存储器的单片集成。为了提供上下文，FRAM是在构建上类似于DRAM的随机存取存储器，但是使用铁电层而不是介电层来实现非易失性。按照惯例，FRAM和DRAM两者是一个晶体管（1T）/一个电容器（1C）单元阵列，其中每个单元包括在
前端耦合到单个电容器的存取晶体管。电容器可以被耦合到半导体后端中的叠层中更高的位线（COB）。
[0019]如上面所介绍的，集成电路器件面临的一个性能问题与由于有限的沟道迁移率造成的不足的晶体管性能有关。如下面所描述的，本公开的实施例通过提供包括压缩薄膜以在有源沟道中施加压缩应变的鳍修整隔离（FTI）插塞（也被称为栅极插塞）来帮助提高这样的沟道迁移率。
[0020]除了别的以外，本公开的实施例还帮助提高沟道迁移率并且改进晶体管性能。还可以分别针对NMOS和PMOS来图案化公开的实施例以使它们与CMOS工艺兼容。公开的实施例还适用于任何非平面晶体管，诸如鳍式场效应晶体管（Fi本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种集成电路结构，所述集成电路结构包括：衬底层；耦合到所述衬底层的外延层；包括压缩薄膜的鳍修整隔离（FTI）插塞；以及所述FTI插塞和所述外延层之间的栅极间隔物层。2.如权利要求1所述的集成电路结构，其中，所述FTI插塞的所述压缩薄膜要施加从所述FTI插塞向外的压缩应变。3.如权利要求1所述的集成电路结构，其中，所述压缩薄膜包括：SiGe、SiO、SiN或AlN。4.如权利要求1所述的集成电路结构，其中，所述集成电路结构包括非平面晶体管。5.如权利要求4所述的集成电路结构，其中，所述非平面晶体管是鳍式场效应晶体管（FinFET）、叉片式晶体管或全环绕栅极（GAA）晶体管。6.如权利要求5所述的集成电路结构，其中，所述集成电路结构进一步包括耦合到所述外延层的硅沟道。7.如权利要求6所述的集成电路结构，其中，所述非平面晶体管是叉片式晶体管或GAA晶体管，并且其中，所述集成电路结构进一步包括耦合到所述硅沟道的功函数金属。8.如权利要求7所述的集成电路结构，进一步包括耦合到所述功函数金属的高k介电材料。9.如权利要求8所述的集成电路结构，其中，所述高k介电材料包括：HfO2、ZrO2或TiO2。10.一种集成电路结构，所述集成电路结构包括：衬底层；耦合到所述衬底层的第一外延层；耦合到所述衬底层的第二外延层；包括压缩薄膜的第一鳍修整隔离（FTI）插塞；包括所述压缩薄膜的第二FTI插塞；以及所述第一外延层和所述第二外延层之间的硅沟道，其中，所述第一外延层在所述第一FTI插塞和所述硅沟道之间，并且其中，所述第二外延层在所述第二FTI插塞和所述硅沟道之间。11.如权利要求10所述的集成电路结构，其中，所述第一FTI插塞和所述第二FTI插塞的所述压缩薄膜要施加从相应的FTI插塞向外的相应压缩应变。12.如权利...

【专利技术属性】
技术研发人员：M，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：