一种用作M-DPU协处理器的FPGA逻辑结构制造技术

本发明专利技术涉及一种集成电路结构，具体说是用作M

【技术实现步骤摘要】
一种用作M
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DPU协处理器的FPGA逻辑结构


[0001]本专利技术涉及一种集成电路结构，具体说是一种通过标准AHB总线实现多模块功能电路数据交互的用作M
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DPU协处理器的FPGA逻辑结构。

技术介绍

[0002]微数据处理器(M
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DPU：Micro
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Digital Processing Unit)是未来工控领域“数据基础设施”的重要组成部分，是实现分布式精细化智能工控的重要推手。以工控计算机和嵌入式控制系统为代表的工控领域中大量使用FPGA作为协处理器。目前，工控计算机中的FPGA逻辑结构主要用于实现串口以及IO等接口功能扩展，这种结构传输采用效率较低，可拓展性较弱。

技术实现思路

[0003]本专利技术要解决的技术问题是提供一种用作M
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DPU协处理器的FPGA逻辑结构，该逻辑机构的传输效率高，可拓展性强。
[0004]为解决上述问题，提供以下技术方案：
[0005]本专利技术的用作M
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DPU协处理器的FPGA逻辑结构的特点是包括互联模块和不少于两个功能模块。所述功能模块均适配连接有数据格式转换模块，功能模块通过连接数据格式转换模块实现功能模块接口到AHB总线接口的转换。所述数据格式转换模块均与所述互联模块适配连接。
[0006]所述功能模块为实际功能电路。
[0007]所述互联模块按照标准AHB总线协议编写，即其输入和输出端口均为AHB总线端口，以便实现各功能模块数据在AHB协议下的互联互通。
[0008]其中，所述互联模块包括不少于两个互联单元，互联单元间依次适配连接；所述互联单元均有主机模式接口、从机模式接口和总线，互联单元中，主机模式接口、从机模式接口均与总线适配连接。所述主机模式接口与功能单元间呈一一对应状连接，从机模式接口与功能单元间呈一一对应状连接。
[0009]所述互联单元中含有仲裁器、主译码器和从译码器。互联单元中，所述主机模式接口均与仲裁器适配连接，仲裁器与主译码器适配连接，主译码器分别与所有主机模式接口适配连接。互联单元中，所述主机模式接口均与从译码器适配连接，从译码器分别与所有从机模式接口适配连接。
[0010]所述互联单元中均有主从模式接口，相邻两个互联单元间，前一个互联单元的主从模式接口分别与两个互联单元的总线适配连接，从而实现数据在不同互联单元间的转换。
[0011]所述互联单元的通讯过程如下：
[0012]步骤1：主机模式接口获得总线使用信号
[0013]当有数据通讯的需求时，主机模式接口向仲裁器发送一个HBUSREQx信号以请求占
用总线，同时发送锁定信号HLOCKx，由于AHB总线协议任意时刻只允许一个主机占用总线，所以对于有N个主机模式接口的系统，会产生N个HBUSREQx总线请求信号，和N个HLOCKx锁定信号，此时，多个总线请求信号HBUSREQx会同时进入仲裁器，仲裁器根据设定优先顺序，输出对应优先级信号到主译码器，经主译码器译码后传递给各个主机模式接口HGRANTx信号，获得了总线授权的主机模式接口会由译码器发送HGRANTx高电平给对应的主机模式接口，其余的均发送低电平，从而实现总线的占用。
[0014]步骤2：选中进行数据交换的从机模式接口
[0015]首先，获得授权的主机模式接口向总线和从译码器发送地址信号HADDR，从译码器将HADDR译码后传递到各个从机模式接口的HSELx信号中，与HADDR中的地址信息相同地址空间的那个从机模式接口即被选中，被选中的从机模式接口的HSELx升起为高电平。将HADDR的高x位用作写入或读取从机模式接口数据的地址，根据选中的HSELx和HADDR可以对从机模式接口对应地址进行数据读写操作；
[0016]然后，主机模式接口向仲裁器和总线发送控制信号HWRITE、HSIZE、HBURST和HTRANS。
[0017]所述HWRITE决定对从机模式接口的数据交互是写入还是读出，当HWRITE为1时为写入，当HWRITE为0时为读出。
[0018]所述HSIZE表示传输的数据位宽。
[0019]所述HBURST为突发传输类型，按照传输类型基本分为递增突发传输、回环突发传输、单拍信号传输。
[0020]所述HTRANS表示当前主机模式接口的状态，共分为四种IDLE、BUSY、NONSEQ、SEQ；在传输单笔或是突发传输的第一笔数据时，HTRANS为NONSEQ状态；在进行突发传输剩余数据时，HTRANS为SEQ状态。所述BUSY表示主机模式接口正在处理数据，从机模式接口会忽略总线上的地址和数据，并在HRESP反馈OKAY信号。所述IDLE表示主机模式接口空闲没有发送数据的请求，并在HRESP反馈OKAY。
[0021]步骤3：主机模式接口或从机模式接口发送数据到总线上
[0022]在地址传输和控制信号传输结束后的下一时钟周期内，根据产生的HWRITE，当通讯方式为写时，主机模式接口根据功能模块输入到主机模式接口的data数据，从HWADDR输出数据信号到总线上。当通讯方式为读时，从机模式接口根据功能模块输入到从机模式接口的data数据，从HRADDR输出数据信号到总线上；当数据传输不能在一个时钟周期内全部完成时，由从机模式接口发送HREADY信号到仲裁器传递给主机模式接口，通过拉低HREADY信号以获得额外时间来提供或采样数据。在HREADY信号为高的下一个时钟上升沿完成一次数据的通讯，数据从主机模式接口的HRDATA端口输入到主机模式接口中去。
[0023]所述功能模块通过数据格式转换模块与主机模式接口通讯时
[0024]写入功能：首先，由功能模块发送一个ask请求信号到数据格式转换模块中。数据格式转换模块在获得了ask请求后，将发送HBUSREQx信号到对应主机模式接口所在的那个互联单元的仲裁器，待成功接收到对应主译码器返回的HGRANTx高电平信号后，由功能模块发送wr高电平信号给主机模式接口，同时向主机模式接口发送地址信息addr，将功能模块数据data经主机模式接口后输入到互联模块中进行数据通讯。之后，主机模式接口将需要写入的从机模式接口的地址信号HADDR以及控制信号发送到总线和仲裁器中。待选中的从
机接收到地址信号和控制信号后，将功能模块传入的data数据由HWDATA端口输出到总线上去。
[0025]读出功能：首先由功能模块发送一个ask请求信号到数据格式转换模块中，数据格式转换模块在获得了ask请求后，将发送HBUSREQx信号到对应主机模式接口所在的那个互联单元的仲裁器，待成功接收到对应译码器返回的HGRANTx高电平信号后，主机模式接口将需要读出的从机模式接口的地址信号HADDR以及控制信号发送到总线和仲裁器中。待选中的从机模式接口接收到地址信号和控制信号后，将从机模式接口中的数据由HRDATA端口输出到总线上去，总线上的数据被主机模式接本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种用作M
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DPU协处理器的FPGA逻辑结构，其特征在于包括互联模块和不少于两个功能模块；所述功能模块均适配连接有数据格式转换模块，功能模块通过连接数据格式转换模块实现功能模块接口到AHB总线接口的转换；所述数据格式转换模块均与所述互联模块适配连接；所述功能模块为实际功能电路；所述互联模块按照标准AHB总线协议编写，即其输入和输出端口均为AHB总线端口，以便实现各功能模块数据在AHB协议下的互联互通。2.如权利要求1所述的用作M
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DPU协处理器的FPGA逻辑结构，其特征在于所述互联模块包括不少于两个互联单元，互联单元间依次适配连接；所述互联单元均有主机模式接口、从机模式接口和总线，互联单元中，主机模式接口、从机模式接口均与总线适配连接；所述主机模式接口与功能单元间呈一一对应状连接，从机模式接口与功能单元间呈一一对应状连接。3.如权利要求2所述的用作M
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DPU协处理器的FPGA逻辑结构，其特征在于所述互联单元中含有仲裁器、主译码器和从译码器；互联单元中，所述主机模式接口均与仲裁器适配连接，仲裁器与主译码器适配连接，主译码器分别与所有主机模式接口适配连接；互联单元中，所述主机模式接口均与从译码器适配连接，从译码器分别与所有从机模式接口适配连接。4.如权利要求3所述的用作M
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DPU协处理器的FPGA逻辑结构，其特征在于所述互联单元中均有主从模式接口，相邻两个互联单元间，前一个互联单元的主从模式接口分别与两个互联单元的总线适配连接，从而实现数据在不同互联单元间的转换。5.如权利要求4所述的用作M
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DPU协处理器的FPGA逻辑结构，其特征在于所述互联单元的通讯过程如下：步骤1：主机模式接口获得总线使用信号当有数据通讯的需求时，主机模式接口向仲裁器发送一个HBUSREQx信号以请求占用总线，同时发送锁定信号HLOCKx，由于AHB总线协议任意时刻只允许一个主机占用总线，所以对于有N个主机模式接口的系统，会产生N个HBUSREQx总线请求信号，和N个HLOCKx锁定信号，此时，多个总线请求信号HBUSREQx会同时进入仲裁器，仲裁器根据设定优先顺序，输出对应优先级信号到主译码器，经主译码器译码后传递给各个主机模式接口HGRANTx信号，获得了总线授权的主机模式接口会由译码器发送HGRANTx高电平给对应的主机模式接口，其余的均发送低电平，从而实现总线的占用；步骤2：选中进行数据交换的从机模式接口首先，获得授权的主机模式接口向总线和从译码器发送地址信号HADDR，从译码器将HADDR译码后传递到各个从机模式接口的HSELx信号中，与HADDR中的地址信息相同地址空间的那个从机模式接口即被选中，被选中的从机模式接口的HSELx升起为高电平；将HADDR的高x位用作写入或读取从机模式接口数据的地址，根据选中的HSELx和HADDR可以对从机模式接口对应地址进行数据读写操作；然后，主机模式接口向仲裁器和总线发送控制信号HWRITE、HSIZE、HBURST和HTRANS；所述HWRITE决定对从机模式接口的数据交互是写入还是读出，当HWRITE为1时为写入，当HWRITE为0时为读出；
所述HSIZE表示传输的数据位宽；所述HBURST为突发传输类型，按照传输类型基本分为递增突发传输、回环突发传输、单拍信号传输；所述HTRANS表示当前主机模式接口的状态，共分为四种IDLE、BUSY、NONSEQ、SEQ；在传输单笔或是突发传输的第一笔数据时，HTRANS为NONSEQ状态；在进行突发传输剩余数据时，HTRANS为SEQ状态；所述BUSY表示主机模式接口正在处理数据，从机模式接口会忽略总线上的地址和数据，并在HRESP反馈OKAY信号；所述IDLE表示主机模式接口空闲没有发送数据的请求，并在HRESP反馈OKAY；步骤3：主机模式接口或从机模式接口发送数据到总线上在地址传输和控制信号传输结束后的下一时钟周期内，根据产生的HWRITE，当通讯方式为写时，主机模式接口根据功能模块输入到主机模式接口的data数据，从HWADDR输出数据信号到总线上；当通讯方式为读时，从机模式接口根据功能模块输入到从机模式接口的data数据，从HRADDR输出数据信号到总线上；当数据...

【专利技术属性】
技术研发人员：邓明翥，
申请(专利权)人：卢米微电子南京有限公司，
类型：发明
国别省市：