半导体器件及其制造方法技术

本公开涉及一种半导体器件及其制造方法，栅电极经由栅极绝缘膜被形成在沟槽内部。在半导体衬底上形成的栅极绝缘膜被去除。绝缘膜被形成在半导体衬底上。p型基极区被形成在半导体衬底中。n型发射极区被形成在基极区中。对半导体衬底执行氢退火工艺。基极区与发射极区之间的边界位于比在沟槽的侧表面与栅极绝缘膜之间形成的绝缘膜深的位置。之间形成的绝缘膜深的位置。之间形成的绝缘膜深的位置。

【技术实现步骤摘要】
半导体器件及其制造方法
[0001]相关申请的交叉引用
[0002]于2021年12月16日提交的日本专利申请No.2021
‑
203814的公开内容(包括说明书、附图和摘要)通过引用被整体并入本文中。


[0003]本专利技术涉及半导体器件及其制造方法，尤其涉及被设置有在沟槽内部形成的栅电极的半导体器件及其制造方法。

技术介绍

[0004]作为具有低导通电阻的IGBT(绝缘栅双极型晶体管)，已经广泛使用沟槽栅型IGBT。
[0005]下面列出了所公开的技术。
[0006][专利文件1]日本未审专利申请公开No.2013
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140885
[0007]例如，专利文件1公开了具有GGEE结构的IGBT。在这种IGBT中，沟槽被形成在n型半导体衬底中，并且栅电极经由栅极绝缘膜被掩埋在沟槽内部。此外，p型基极区被形成在半导体衬底中，并且n型发射极区被形成在基极区的上部中。基极区和发射极区通过在与栅极绝缘膜不同的绝缘膜被形成在半导体衬底上的状态下执行离子注入来形成。

技术实现思路

[0008]在常规的制造方法中，在沟槽内部和半导体衬底上形成栅极绝缘膜，在栅极绝缘膜上沉积多晶硅膜，并且对多晶硅膜执行干法蚀刻工艺，由此去除半导体衬底上的多晶硅膜并将多晶硅膜掩埋在沟槽中。当对半导体衬底执行离子注入时，半导体衬底上的栅极绝缘膜用作贯通膜，以便减少半导体衬底上的损伤。
[0009]然而，由于栅极绝缘膜具有相对大的厚度，当形成栅极绝缘膜时和当对多晶硅膜执行干法蚀刻工艺时，栅极绝缘膜的厚度可能变化。因此，去除半导体衬底上的栅极绝缘膜，并且通过执行再氧化工艺来形成新的不同氧化硅膜。通过使用该氧化硅膜作为贯通膜来执行离子注入，形成基极区和发射极区。注意，再氧化工艺是使用氧气的热氧化工艺，即干法氧化工艺。
[0010]这里，本申请的专利技术人的研究已经揭示，通过执行再氧化工艺来增加界面态，并且在栅极绝缘膜中形成氢离子，导致PBTI(Positive Bias Temperature Instability，正偏压温度不稳定性)的恶化。PBTI的恶化引起阈值电压随时间波动的问题。即，降低了半导体器件的可靠性。
[0011]本申请的主要目的是通过抑制PBTI的恶化来提高半导体器件的可靠性。根据对本说明书的描述和附图，其它问题和新颖特征将是明显的。
[0012]下面将简要描述本申请中所公开的典型实施例的概要。
[0013]根据实施例的制造半导体器件的方法包括以下步骤：(a)制备第一导电类型的半
导体衬底；(b)在步骤(a)之后，在半导体衬底中形成沟槽；(c)在步骤(b)之后，在沟槽内部和半导体衬底上形成栅极绝缘膜；(d)在步骤(c)之后，在栅极绝缘膜上形成第一导电膜以填充沟槽的内部；(e)在步骤(d)之后，去除在沟槽外部形成的第一导电膜，由此在沟槽内部形成由第一导电膜制成的栅电极；(f)在步骤(e)之后，去除在半导体衬底上形成的栅极绝缘膜；(g)在步骤(f)之后，在半导体衬底上形成第一绝缘膜；(h)在步骤(g)之后，在半导体衬底中形成与第一导电类型相反的第二导电类型的第一杂质区，使得第一杂质区的底部比沟槽的底部浅；(i)在步骤(h)之后，在第一杂质区中形成第一导电类型的第二杂质区；以及(j)在步骤(i)之后，对半导体衬底执行氢退火工艺。这里，在步骤(g)中，第一绝缘膜也被形成在沟槽的侧表面与栅极绝缘膜之间，并且第一杂质区与第二杂质区之间的边界位于比在沟槽的侧表面与栅极绝缘膜之间形成的第一绝缘膜深的位置。
[0014]根据实施例的半导体器件包括：第一导电类型的半导体衬底；在半导体衬底中形成的沟槽；在沟槽内部形成的栅极绝缘膜；在栅极绝缘膜上形成以填充沟槽内部的栅电极；在半导体衬底中形成与第一导电类型相反的第二导电类型的第一杂质区，使得第一杂质区的底部比沟槽的底部浅；以及在第一杂质区中形成的第一导电类型的第二杂质区。这里，在第一杂质区与第二杂质区之间的边界上方的第二杂质区与栅电极之间的第一距离比在该边界下方的第一杂质区与栅电极之间的第二距离长，第一距离随着更靠近栅电极的上表面而变大，并且在栅电极的上表面的位置处的第一距离与第二距离之差为30nm或更大且100nm或更小。
[0015]根据实施例，可以提高半导体器件的可靠性。
附图说明
[0016]图1是示出了根据第一实施例的半导体器件的平面图。
[0017]图2是示出了根据第一实施例的半导体器件的截面图。
[0018]图3是示出了根据第一实施例的半导体器件的制造过程的截面图。
[0019]图4是示出了在图3之后的制造过程的截面图。
[0020]图5是示出了在图4之后的制造过程的截面图。
[0021]图6是示出了在图5之后的制造过程的截面图。
[0022]图7是示出了在图6之后的制造过程的截面图。
[0023]图8是示出了在图7之后的制造过程的截面图。
[0024]图9是示出了在图8之后的制造过程的截面图。
[0025]图10是示出了在图9之后的制造过程的截面图。
[0026]图11是示出了在图10之后的制造过程的截面图。
[0027]图12是示出了在研究示例中的对PBTI的恶化的分析结果的曲线图。
[0028]图13是示出了在研究示例中的PBTI的恶化的模型的示意图。
[0029]图14是示出了在图6和图7中的制造过程的细节的放大截面图。
[0030]图15是示出了在图14之后的制造过程的放大截面图。
[0031]图16是示出了在图15之后的制造过程的放大截面图。
[0032]图17是示出了在图16之后的制造过程的放大截面图。
[0033]图18是示出了相应组件的深度关系的放大截面图。
[0034]图19是示出了相应组件的深度关系的放大截面图。
[0035]图20是示出了在第一实施例中的PBTI的改进的模型的示意图。
[0036]图21是示出了在研究示例和第一实施例中的阈值电压的波动的曲线图。
具体实施例
[0037]在下文中，将参考附图详细描述实施例。在用于描述实施例的所有附图中，具有相同功能的构件由相同的附图标记表示，并且省略其重复描述。此外，在以下实施例中，除非特别要求，否则原则上不重复对相同或相似组件的描述。
[0038]另外，在本申请中，当给出诸如“1至10μm”的数值范围时，其意指“1μm或更大且10μm或更小”。这同样适用于其它数值和其它单位。
[0039]第一实施例
[0040]<半导体器件的结构>
[0041]下面将参考图1和图2描述根据第一实施例的半导体器件100的结构。第一实施例的主要特征在于在被掩埋于沟槽TR中的栅电极GE1和GE2的上部周围的结构及其制造方法。稍后将参考图12至图20详细描述这种特征。在此之前，将描述半导体器本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种制造半导体器件的方法，包括以下步骤：(a)制备第一导电类型的半导体衬底；(b)在所述步骤(a)之后，在所述半导体衬底中形成沟槽；(c)在所述步骤(b)之后，在所述沟槽内部和所述半导体衬底上形成栅极绝缘膜；(d)在所述步骤(c)之后，在所述栅极绝缘膜上形成第一导电膜以填充所述沟槽的内部；(e)在所述步骤(d)之后，去除在所述沟槽外部形成的所述第一导电膜，由此在所述沟槽内部形成由所述第一导电膜制成的栅电极；(f)在所述步骤(e)之后，去除在所述半导体衬底上形成的所述栅极绝缘膜；(g)在所述步骤(f)之后，在所述半导体衬底上形成第一绝缘膜；(h)在所述步骤(g)之后，在所述半导体衬底中形成与所述第一导电类型相反的第二导电类型的第一杂质区，使得所述第一杂质区的底部比所述沟槽的底部浅；(i)在所述步骤(h)之后，在所述第一杂质区中形成所述第一导电类型的第二杂质区；以及(j)在所述步骤(i)之后，对所述半导体衬底执行氢退火工艺，其中，在所述步骤(g)中，所述第一绝缘膜也被形成在所述沟槽的侧表面与所述栅极绝缘膜之间；并且其中所述第一杂质区与所述第二杂质区之间的边界位于比在所述沟槽的所述侧表面与所述栅极绝缘膜之间形成的所述第一绝缘膜深的位置。2.根据权利要求1所述的制造半导体器件的方法，其中，在所述步骤(f)中，所述栅极绝缘膜的与所述沟槽内部的所述栅电极的侧表面接触的部分也被去除，由此露出所述栅电极的所述侧表面的部分，其中，在所述步骤(g)中，所述第一绝缘膜也被形成在所述栅电极的所述侧表面的露出的所述部分上，并且其中所述边界位于比在所述步骤(f)中所露出的所述栅电极的所述侧表面的所述部分深的位置。3.根据权利要求2所述的制造半导体器件的方法，其中，在所述步骤(c)中，所述栅极绝缘膜是通过使用氧气和水蒸气的热氧化工艺来形成的，并且其中，在所述步骤(g)中，所述第一绝缘膜是通过使用氧气的热氧化工艺来形成的。4.根据权利要求3所述的制造半导体器件的方法，其中在所述半导体衬底上形成的所述第一绝缘膜的厚度小于在所述半导体衬底上形...

【专利技术属性】
技术研发人员：林志超，大形公士，高桥幸雄，今井朋弘，吉田哲也，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：