一种电阻串联MOS管均压电路制造技术

本实用新型专利技术公开了一种电阻串联MOS管均压电路，属于MOS管均压电路技术领域，具体包含电阻R1、电阻R2、电阻R3...电阻Rn；MOS晶体管Q1、MOS晶体管Q2、MOS晶体管Q3...MOS晶体管Qn，芯片组1、芯片组2、芯片组3...芯片组n；利用功率小电阻串联MOS管均压设计，通过芯片控制MOS通断，选择更小的功率电阻，在芯片启动阶段，系统一定电压下，功率小电阻相比分担了更多流过的电流，从而达到平衡芯片电压的作用，芯片启动阶段起到很好的对芯片的均压作用，启动完成后，控制器发命令芯片关断MOS管,节约了云计算长时间在功率小电阻和MOS内阻上的能耗，即保证电路的稳定可靠启动，又节约了能耗。又节约了能耗。又节约了能耗。

【技术实现步骤摘要】
一种电阻串联MOS管均压电路


[0001]本技术涉及MOS管均压电路
，尤其涉及一种电阻串联MOS管均压电路。

技术介绍

[0002]为了提高算力芯片的功效，现在的云计算板卡的设计都是采用串联芯片级联设计。同时为了保证级联芯片的均衡，往往需要在单个算力芯片的基础上并联一个钳位二极管或者功率小电阻。这样的并联能够保证算力芯片在启动的过程中，保证芯片的核电压不至于突变太高，导致芯片烧坏或者电路异常。
[0003]随着芯片制程的不断进步，算力芯片所需要的核电压越来越低，传统的钳位二极管因为结电压过大，已不能满足钳位设计要求。而需要更低的钳位结电压的二极管或者采用新的设计电路。
[0004]采用锗管等结电压低二极管虽然也能够满足设计要求，由于价格昂贵不易于采购等无法满足要求。
[0005]早期算力芯片钳位二极管多采用普通二极管。其在大电流通过的时候，结电压压降往往超过0.7V。随着算力芯片的压降的进一步降低，钳位二极管开始选用肖特基二极管，此种二极管的大电流情况下压降往往超过0.5V，而且随着电流的变化，结电压也往往随着变化较大，起不到很好的钳位保护作用。随着芯片制程工艺的发展，更低核电压的制程工艺越来越更多的应用于算力芯片的设计中。而传统的普通二极管还是肖特基二极管已无法满足钳位更低的电压起到保护电压均衡的作用。
[0006]现在的算力芯片普遍的工作电压在0.3V左右，由于芯片制程的关系，当算力芯片超过0.5V时候，往往会影响相邻芯片的分担电压，导致电路无法正常工作，如果电压进一步加大，则会有烧毁芯片甚至算力板的风险。

技术实现思路

[0007]本技术所要解决的技术问题是针对
技术介绍
的不足提供一种电阻串联MOS管均压电路，利用功率小电阻串联MOS管均压设计，通过芯片控制MOS通断，选择更小的功率电阻，在芯片启动阶段，系统一定电压下，功率小电阻相比分担了更多流过的电流，从而达到平衡芯片电压的作用。
[0008]本技术为解决上述技术问题采用以下技术方案：
[0009]一种电阻串联MOS管均压电路，具体包含电阻R1、电阻R2、电阻R3...电阻Rn；MOS晶体管Q1、MOS晶体管Q2、MOS晶体管Q3...MOS晶体管Qn，芯片组1、芯片组2、芯片组3...芯片组n，其中n为正整数；
[0010]其中，电阻R1的一端连接芯片组1，电阻R1的另一端连接MOS晶体管Q1的漏极，MOS晶体管Q1的栅极连接芯片组1，MOS晶体管Q1的源极分别连接电阻R2的一端、芯片组1、芯片组2；
[0011]电阻R2的另一端连接MOS晶体管Q2的漏极，MOS晶体管Q2的栅极连接芯片组2，MOS晶体管Q2的源极分别连接电阻R3的一端、芯片组2、芯片组3；
[0012]电阻R3的另一端连接MOS晶体管Q3的漏极，MOS晶体管Q3的栅极连接芯片组3，MOS晶体管Q3的源极分别连接电阻Rn的一端、芯片组3、芯片组n；
[0013]电阻Rn的另一端连接MOS晶体管Qn的漏极，MOS晶体管Qn的栅极连接芯片组n，MOS晶体管Qn的源极连接芯片组n。
[0014]作为本技术一种电阻串联MOS管均压电路的进一步优选方案，所述芯片组包含逻辑运算单元、信号控制电路、时钟电路、稳压电源、FIFO
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B单元、FIFO
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A单元，所述FIFO
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B单元、FIFO
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A单元分别与逻辑运算单元连接，所述时钟电路的输出端分别与信号控制电路的输入端、逻辑运算单元的输入端、FIFO
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B单元的输入端、FIFO
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A单元的输入端连接，所述信号控制电路的输出端分别与逻辑运算单元的输入端、FIFO
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B单元的输入端、FIFO
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A单元的输入端连接；
[0015]其中，所述稳压电源的输出端分别与时钟电路的输入端、FIFO
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B单元的输入端、FIFO
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A单元的输入端和逻辑运算单元的输入端连接，用于提供所需电能。
[0016]所述信号控制电路用于控制信号的输入和输出；
[0017]所述时钟电路用于时钟信号的输入；
[0018]FIFO
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B单元、FIFO
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A单元用于控制运算信号的输入和输出；
[0019]所述芯片组包含逻辑运算单元、信号控制电路、时钟电路、稳压电源、FIFO
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B单元、FIFO
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A单元，所述FIFO
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B单元、FIFO
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A单元分别与逻辑运算单元连接，所述时钟电路的输出端分别与信号控制电路的输入端、逻辑运算单元的输入端、FIFO
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B单元的输入端、FIFO
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A单元的输入端连接，所述信号控制电路的输出端分别与逻辑运算单元的输入端、FIFO
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B单元的输入端、FIFO
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A单元的输入端连接；
[0020]其中，所述稳压电源的输出端分别与时钟电路的输入端、FIFO
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B单元的输入端、FIFO
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A单元的输入端和逻辑运算单元的输入端连接，用于提供所需电能。
[0021]所述信号控制电路用于控制信号的输入；
[0022]所述时钟电路用于时钟信号的输入；
[0023]FIFO
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B单元、FIFO
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A单元用于控制运算信号的输入和输出。
[0024]作为本技术一种电阻串联MOS管均压电路的进一步优选方案，所述时钟电路包含时钟芯片、电容C4、电阻R25、电阻R26、电阻R27、电阻R28，VCC端分别连接电阻R25的一端和电阻R26的一端，电阻R25的另一端连接时钟芯片的SDA端，电阻R26的另一端连接时钟芯片的SCL端，VDD端分别连接电阻R27的一端、电阻R28的一端、电容C4的一端和时钟芯片的2端口，电阻R27的另一端连接时钟芯片的1端口，电阻R28的另一端连接时钟芯片的3端口，电容C4的另一端接地。
[0025]作为本技术一种电阻串联MOS管均压电路的进一步优选方案，所述逻辑运算单元的芯片采用均压芯片。
[0026]本技术采用以上技术方案与现有技术相比，具有以下技术效果：
[0027]1、本技术利用功率小电阻串联MOS管均压设计，通过芯片控制MOS通断，选择更小的功率电阻，在芯片启动阶段，系统一定电压下，功率小电阻相比分担了更多流过的电流，从而达到平衡芯片电压的作用；
[0028]2、利用功率小电阻串联MOS管均压设计，通过均压芯片控制开关或者关断，这样功率小电阻可以选的更小，在芯片启动阶段，系统一定电压下，芯片启动阶段起到很好的对芯片的均压作用，启动完成后，控制器发命令芯片关断MOS管,节约了云计算长时间在功率小电阻和MOS内阻上的能本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种电阻串联MOS管均压电路，其特征在于：具体包含电阻R1、电阻R2、电阻R3...电阻Rn；MOS晶体管Q1、MOS晶体管Q2、MOS晶体管Q3...MOS晶体管Qn，芯片组1、芯片组2、芯片组3...芯片组n，其中n为正整数；其中，电阻R1的一端连接芯片组1，电阻R1的另一端连接MOS晶体管Q1的漏极，MOS晶体管Q1的栅极连接芯片组1，MOS晶体管Q1的源极分别连接电阻R2的一端、芯片组1、芯片组2；电阻R2的另一端连接MOS晶体管Q2的漏极，MOS晶体管Q2的栅极连接芯片组2，MOS晶体管Q2的源极分别连接电阻R3的一端、芯片组2、芯片组3；电阻R3的另一端连接MOS晶体管Q3的漏极，MOS晶体管Q3的栅极连接芯片组3，MOS晶体管Q3的源极分别连接电阻Rn的一端、芯片组3、芯片组n；电阻Rn的另一端连接MOS晶体管Qn的漏极，MOS晶体管Qn的栅极连接芯片组n，MOS晶体管Qn的源极连接芯片组n；所述芯片组包含逻辑运算单元、信号控制电路、时钟电路、稳压电源、FIFO
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B单元、FIFO
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A单元，所述FIFO
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B单元、FIFO
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A单元分别与逻辑运算单元连接，所述时钟电路的输出端分别与信号控制电路的输入端、逻辑运算单元的输入端、FIFO
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B单元的输...

【专利技术属性】
技术研发人员：田飞，陈敏华，吴树兴，
申请(专利权)人：浙江亿邦通信科技有限公司，
类型：新型
国别省市：