本发明专利技术提供一种半导体装置，其抑制半导体装置的大型化，并且防止粘接部件的溢出。盖部的包围周围的外侧面通过粘接部件与台阶部接合，盖部的底面与台阶支承面大致平行，在盖部的正面形成有贮存部，该贮存部从外侧面朝向内侧包含位置比盖部的正面低的贮存面。在盖部的外侧面与壳体的台阶部的台阶内周面之间的间隙涂布粘接部件，该粘接部件在间隙扩展。此时，粘接部件进入盖部的贮存部并被贮存。因此，能够不谋求半导体装置的大型化而抑制粘接部件从间隙溢出，防止粘接部件的浪费。防止粘接部件的浪费。防止粘接部件的浪费。
【技术实现步骤摘要】
半导体装置
[0001]本专利技术涉及一种半导体装置。
技术介绍
[0002]半导体装置包括功率器件，并被用作电力转换装置。功率器件例如是IGBT(Insulated Gate Bipolar Transistor：绝缘栅双极型晶体管)、功率MOSFET(Metal Oxide Semiconductor Field Effect Transistor：金属氧化物半导体场效应晶体管)。另外，半导体装置包括：包括功率器件的半导体芯片、容纳半导体芯片的壳体、以及配置于壳体的开口并覆盖半导体芯片的盖部。盖部通过粘接部件固接于壳体的开口。
[0003]现有技术文献
[0004]专利文献
[0005]专利文献1：日本特开2003
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051560号公报
技术实现思路
[0006]技术问题
[0007]但是，在盖部相对于壳体的固接中所利用的粘接部件有时会从壳体的开口溢出。例如，在不能在壳体充分确保粘接部件的涂布区域的情况下，会导致粘接部件溢出。如果粘接部件溢出，则会浪费粘接部件。另外，如果溢出的粘接部件附着于盖部和壳体，则会导致半导体装置被污染，美观性降低。另外，溢出的粘接部件有时也会污染半导体装置的周围。另一方面，在为了防止粘接部件的溢出而在壳体确保粘接部件的涂布区域的情况下，需要增大壳体，导致半导体装置的大型化。
[0008]本专利技术是鉴于这一点而完成的，其目的在于提供一种抑制大型化，并且防止粘接部件的溢出的半导体装置。
[0009]技术方案<br/>[0010]根据本专利技术的一个观点，提供一种半导体装置，其具备：半导体元件；壳体，其具备框部，所述框部在俯视时呈框形状，且所述框部包含将容纳所述半导体元件的容纳区域的周围包围的开口内周部；以及盖部，其呈平板状，并覆盖所述容纳区域的上方，所述开口内周部形成有台阶部，所述台阶部具有位置比所述框部的正面低且与所述框部的正面大致平行的台阶支承面，所述盖部的包围周围的外侧面通过粘接部件与所述台阶部接合，所述盖部的底面与所述台阶支承面大致平行，在所述盖部的正面形成有贮存部，所述贮存部从所述外侧面朝向内侧包含位置比所述盖部的正面低的贮存面。
[0011]技术效果
[0012]根据公开的技术，抑制半导体装置的大型化，并且防止粘接部件的溢出。
附图说明
[0013]图1是示出第一实施方式的半导体装置的图。
[0014]图2是第二实施方式的半导体装置的俯视图。
[0015]图3是第二实施方式的半导体装置的内部的俯视图。
[0016]图4是第二实施方式的半导体装置的剖视图。
[0017]图5是第二实施方式的半导体装置的盖部与壳体的安装位置的俯视图。
[0018]图6是第二实施方式的半导体装置的盖部与壳体的安装位置的剖视图。
[0019]图7是第二实施方式的变形例2
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1的半导体装置的盖部与壳体的安装位置的剖视图。
[0020]图8是第二实施方式的变形例2
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2的半导体装置的盖部与壳体的安装位置的俯视图。
[0021]图9是第三实施方式的半导体装置的俯视图。
[0022]图10是第三实施方式的半导体装置的内部的俯视图。
[0023]图11是第三实施方式的半导体装置的剖视图。
[0024]符号说明
[0025]1、10、10a：半导体装置
[0026]2、50、50a：壳体
[0027]2a、70、70a：框部
[0028]2b：台阶部
[0029]2b1：台阶内周面
[0030]2b2：台阶支承面
[0031]2c、72：容纳区域
[0032]2d、60：底部
[0033]2e、74a、74c：开口内周部
[0034]3：盖部
[0035]3a：正面
[0036]3b：底面
[0037]3c：贮存部
[0038]3c1：贮存面
[0039]3c2：外侧面
[0040]3c3、3c4：内侧面
[0041]4、60a、96：粘接部件
[0042]20：主电路基板
[0043]20a：绝缘电路基板
[0044]21：绝缘板
[0045]22：电路图案
[0046]23：金属基底基板
[0047]23a：金属板
[0048]30：半导体单元
[0049]31、31a：第一半导体芯片
[0050]32、32a：第二半导体芯片
[0051]33、43：键合线
[0052]40：印刷电路基板
[0053]41：控制IC
[0054]61：主电路区域
[0055]62：控制电路区域
[0056]63：背面开口部
[0057]71a、71b、71c、71d：侧壁部
[0058]71e、71f：端子台阶部
[0059]72a、72b、72c、72d：台阶部
[0060]72c1：台阶内周面
[0061]72c2：台阶支承面
[0062]72a3、72b3、72c3、72d3：突起部
[0063]73、73a、73b、73c、73d：紧固孔
[0064]75：盖部
[0065]75a：正面
[0066]75b：背面
[0067]75b1：固定孔
[0068]75c：贮存部
[0069]75c1：贮存面
[0070]75a2、75b2、75c2、75d2：外侧面
[0071]75c3、75c4：内侧面
[0072]76：定位部件
[0073]80、80a、80b、80c、80d、80e：主电流连接端子
[0074]81、81a、81b、81c、81d、81e：外部连接部
[0075]82、82a、82b、82c、82d、82e：内部连接部
[0076]90：控制端子
[0077]91：外部端子部
[0078]92：内部端子部
[0079]95：封装部件
[0080]181：U端子
[0081]182：V端子
[0082]183：W端子
[0083]184a：第二P端子
[0084]185a：第二N端子
[0085]184b：第一P端子
[0086]185b：第一N端子
[0087]191：Gx端子
[0088]192：Gu端子
[0089]193：Gy端子
[0090]194：Gv端子
[0091]195：Gz端子
[0092]196：Gw端子
具体实施方式
[0093]以下，参照附图对实施方式进行说明。应予说明，在以下的说明中，“正面”和“上表面”在图1、2、9的半导体装置1、10本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种半导体装置，其特征在于，具备：半导体元件；壳体，其具备框部，所述框部在俯视时呈框形状，且所述框部包含将容纳所述半导体元件的容纳区域的周围包围的开口内周部；以及盖部，其呈平板状，并覆盖所述容纳区域的上方，所述开口内周部形成有台阶部，所述台阶部具有位置比所述框部的正面低且与所述框部的正面平行的台阶支承面，所述盖部的包围周围的外侧面通过粘接部件与所述台阶部接合，所述盖部的底面与所述台阶支承面平行，在所述盖部的正面形成有贮存部，所述贮存部从所述外侧面朝向内侧包含位置比所述盖部的正面低的贮存面。2.根据权利要求1所述的半导体装置，其特征在于，所述贮存面在剖视时从所述外侧面朝向所述盖部的正面向上倾斜。3.根据权利要求1或2所述的半导体装置，其特征在于，所述贮存面在剖视时从所述外侧面朝向所述内侧呈曲面。4.根据权利要求1所述的半导体装置，其特征在于，所述贮存面在剖视时与所述盖部的正面平行。5.根据权利要求1所述的半导体装置，其特征在于，所述台阶部遍及所述开口内周部的整周而连续地形成。6.根据权利要求5所述的半导体装置，其特征在于，所述框部包括形成于所述台阶部的所述台阶支承面的突起部，所述盖部的外周部的背面与所述突起部嵌合而被所述台阶支承面支承。7.根据权利要求1所述的半导体装置，其特征在于，所述台阶部包括台阶内周面，所述台阶内周面沿着所述开口内周部与所述台阶支承面连接并与所述台阶支承面呈直角地形成，所述盖部被配置为，所述外侧面与所述台阶内周面平行，在所述外侧面与所述台阶内周面之间设置有间隙。8.根据权利要求1所述的半导体装置，其特征在于，与所述台阶部接合的所述盖部的所述贮存部的所...
【专利技术属性】
技术研发人员：城塚直彦，
申请(专利权)人：富士电机株式会社，
类型：发明
国别省市：
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