一种ESD器件结构制造技术

本实用新型专利技术公开了一种ESD器件结构，包括P型衬底，P型衬底上设置有第三N+区、第四N+区、第三P+区和第二栅极；P型衬底上还设置有N阱区，N阱区上设置有第一N+区、第一P+区、第二P+区、第二N+区和第一栅极；第一P+区连接I/O端，第一N+区通过电容C1连接I/O端，第一栅极、第二P+区、第二N+区和第三N+区连接VDD端，第二栅极、第四N+区和第三P+区连接GND端。当I/O端出现负电压时，I/O端与VDD端之间有反偏寄生二极管，该二极管截止，同时I/O端还连接PMOS的源极，该PMOS的漏极和栅极接VDD端，源极接负电压，该PMOS也处于截止状态，使该I/O端可耐负电压，实现了ESD器件的耐负电压功能。实现了ESD器件的耐负电压功能。实现了ESD器件的耐负电压功能。

【技术实现步骤摘要】
一种ESD器件结构


[0001]本技术属于ESD器件
，尤其涉及一种ESD器件结构。

技术介绍

[0002]为了应对常规静电放电对芯片的损伤，在常规设计时候每个输入输出端都必须配备ESD保护器件，常规的ESD保护器件比如GGNMOS(栅极接地的NMOS器件)或者Diode(二极管)结构方案，都会存在一个GND端对I/O管脚端的寄生二极管，当I/O管脚端出现比二极管导通压降大的负值电压，该二极管就会开启，产生一个GND到I/O管脚端的大电流，导致该I/O管脚端功能失效，所以常规ESD结构不适用于I/O管脚端有负电压的情况。

技术实现思路

[0003]本技术目的在于提供一种ESD器件结构,以解决现有ESD器件如GGNMOS或者Diode结构，当I/O管脚端出现比二极管导通压降大的负值电压时，该二极管就会开启，产生一个GND到I/O管脚端的大电流，导致该I/O管脚端功能失效的技术问题。
[0004]为实现上述目的，本技术的ESD器件结构的具体技术方案如下：
[0005]一种ESD器件结构，包括P型衬底，所述P型衬底上设置有第三N+区、第四N+区、第三P+区和第二栅极；所述P型衬底上还设置有N阱区，所述N阱区上设置有第一N+区、第一P+区、第二P+区、第二N+区和第一栅极；所述第一P+区连接I/O端，所述第一N+区通过电容C1连接I/O端，所述第一栅极、所述第二P+区、所述第二N+区和所述第三N+区连接VDD端，所述第二栅极、所述第四N+区和所述第三P+区连接GND端。
[0006]优选的，所述电容C1的时间参数为纳秒级别。
[0007]优选的，所述第三N+区紧邻所述N阱区设置。
[0008]本技术的ESD器件结构具有以下优点：当I/O端出现负电压时，I/O端与VDD端之间有反偏寄生二极管，该二极管截止，同时I/O端还连接PMOS的源极，该PMOS的漏极和栅极接VDD端，源极接负电压，该PMOS也处于截止状态，使该I/O端可耐负电压，进而实现了ESD器件的耐负电压功能。
附图说明
[0009]图1为本技术的ESD器件的结构示意图；
[0010]图2为本技术的I/O端对GND端正向静电冲击时的电路模型图；
[0011]图3为本技术的I/O端对GND端反向静电冲击时的电路模型图；
[0012]图中标记说明：1、第一N+区；2、第一P+区；3、第一栅极；4、第二P+区；5、第二N+区；6、第三N+区；7、第二栅极；8、第四N+区；9、第三P+区。
具体实施方式
[0013]为了更好地了解本技术的目的、结构及功能，下面结合附图，对本技术一
种ESD器件结构做进一步详细的描述。
[0014]如图1所示，一种ESD器件结构，包括P型衬底，P型衬底上设置有第三N+区6、第四N+区8、第三P+区9和第二栅极7构成NMOS结构，第三N+区6为该NMOS的漏极，第四N+区8为该NMOS的源极，第三P+区9为该NMOS的bulk端，同时P型衬底上还紧邻第三N+区6设置有N阱区，进而缩小ESD器件的尺寸，提升器件性能，N阱区上设置有第一N+区1、第一P+区2、第二P+区4、第二N+区5和第一栅极3构成PMOS结构，第一P+区2为该PMOS的源极，第二P+区4为该PMOS的漏极，第一N+区1和第二N+区5为该PMOS的两个bulk端，其中第一P+区2连接I/O端，第一N+区1通过电容C1连接I/O端，电容C1的时间参数为纳秒级别，使其适用于ESD器件，而对常规上电不产生影响，第一栅极3、第二P+区4、第二N+区5和第三N+区6连接VDD端，第二栅极7、第四N+区8和第三P+区9连接GND端，由于VDD是系统最高电压，PMOS处于截止状态，其寄生二极管反偏，同时NMOS也处于截止状态，其寄生二极管反偏，该结构可有效防止闩锁效应的发生，保证ESD器件的正常运行。
[0015]在静电泄放过程中，当I/O端对GND端进行正向静电冲击时，该ESD器件的电路模型如图2所示，第一P+区2对N阱的寄生二极管D1导通，之后串联一个NMOS对GND进行放电，释放能量。
[0016]当I/O端对GND端进行反向静电冲击时，该ESD器件的电路模型如图3所示，P型衬底对第四N+区8的寄生二极管D2导通，电流经过二极管D2后分为两路，一路可击穿二极管D1进行放电，另一路由于电容C1的设置，导致第一N+区1的电压低于第二N+区5的电压，由于N阱区横向寄生电阻R1的存在，使PMOS沟道下的N阱区电压比第二P+区4和第二N+区5的电压低，此时PMOS的第一P+区2、第二P+区4与N阱区之间的横向寄生PNP管Q1导通，进而释放大量的能量。
[0017]通过以上设置使该ESD器件可以抵靠正向和反向静电冲击，提升了该器件的性能，同时该ESD器件结构可适用常规CMOS工艺，在保证ESD器件性能的同时降低了生产成本。
[0018]可以理解，本技术是通过一些实施例进行描述的，本领域技术人员知悉的，在不脱离本技术的精神和范围的情况下，可以对这些特征和实施例进行各种改变或等效替换。另外，在本技术的教导下，可以对这些特征和实施例进行修改以适应具体的情况及材料而不会脱离本技术的精神和范围。因此，本技术不受此处所公开的具体实施例的限制，所有落入本申请的权利要求范围内的实施例都属于本技术所保护的范围内。
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【技术保护点】

【技术特征摘要】
1.一种ESD器件结构，其特征在于：包括P型衬底，所述P型衬底上设置有第三N+区(6)、第四N+区(8)、第三P+区(9)和第二栅极(7)；所述P型衬底上还设置有N阱区，所述N阱区上设置有第一N+区(1)、第一P+区(2)、第二P+区(4)、第二N+区(5)和第一栅极(3)；所述第一P+区(2)连接I/O端，所述第一N+区(1)通过电容C1连接I/O端，所述...

【专利技术属性】
技术研发人员：柴伟忠，
申请(专利权)人：无锡华众芯微电子有限公司，
类型：新型
国别省市：