一种半导体结构制造技术

本申请技术方案提供一种半导体结构，包括至少一个电容器单元，所述电容器单元包括：半导体衬底；电容沟槽，连续地分布于所述半导体衬底中，且所述电容沟槽将所述半导体衬底分隔成多个多面柱体，所述电容沟槽中形成有包括下电极、中电极和上电极的电容器结构；其中，所述下电极连续覆盖于所述电容沟槽内壁及所述半导体衬底上；所述中电极位于部分所述下电极上，并在所述电容沟槽的两侧与所述下电极呈第一阶梯状；所述上电极位于部分所述中电极上，并在所述电容沟槽的两侧与所述中电极呈第二阶梯状。本申请技术方案的半导体结构在具有较大容值的同时，还兼具较低的ESR。还兼具较低的ESR。还兼具较低的ESR。

【技术实现步骤摘要】
一种半导体结构


[0001]本申请涉及半导体器件及集成电路领域，尤其涉及一种半导体结构。

技术介绍

[0002]带有TSV的硅基无源平台被称作TSV转接板(Interposer)，应用TSV转接板的封装结构称为2.5D Interposer。在Interposer电路中，去耦电容器广泛地用于各子系统的供电网络，它一般连接于电源与地之间，利用电容频率越高阻抗越小的原理，将电源网络中的高频噪声减少，从而对电源网络中的噪声起到抑制作用。一般来说，电容器容值越小，寄生电感和电阻就越小，适于抑制高频，但是由于容值小，其低频去耦效果差；而当电容器容值越大时，对低频去耦效果越好，但寄生电感和电阻也越大，对高频的去耦效果就越差。
[0003]因此，急需寻求一种半导体结构，可以使Interposer中的电容具有较大容值的同时，尽可能减少等效串联电阻(ESR，Equivalent Series Resistance)。

技术实现思路

[0004]本申请要解决的技术问题是提供一种半导体结构，在具有较大容值的同时，还兼具较低的ESR。
[0005]为解决上述技术问题，本申请提供了一种半导体结构，包括至少一个电容器单元，所述电容器单元包括：半导体衬底；电容沟槽，连续地分布于所述半导体衬底中，且所述电容沟槽将所述半导体衬底分隔成多个多面柱体，所述电容沟槽中形成有包括下电极、中电极和上电极的电容器结构；其中，所述下电极连续覆盖于所述电容沟槽内壁及所述半导体衬底上；所述中电极位于部分所述下电极上，并在所述电容沟槽的两侧与所述下电极呈第一阶梯状；所述上电极位于部分所述中电极上，并在所述电容沟槽的两侧与所述中电极呈第二阶梯状。
[0006]在本申请实施例中，所述多面柱体呈交错的阵列分布，其中所述电容沟槽内侧的多面柱体连接成第一连续结构，所述电容沟槽外侧的多面柱体连接成第二连续结构，且所述电容沟槽中的多面柱体之间不连接。
[0007]在本申请实施例中，所述电容沟槽的深度为5μm
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30μm。
[0008]在本申请实施例中，所述电容沟槽两侧的部分上电极表面还形成有第一引线层；在所述第二阶梯状位置处的部分中电极表面还形成有第二引线层；在所述第一阶梯状位置处的部分下电极表面还形成有第三引线层。
[0009]在本申请实施例中，所述电容沟槽内侧的第一引线层的宽度为0.2μm
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0.6μm，长度为2μm
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10μm；所述电容沟槽外侧的第一引线层的宽度为0.2μm
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0.6μm，长度为5μm
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20um。
[0010]在本申请实施例中，所述电容沟槽内侧的第二引线层的宽度为0.2μm
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0.6μm，长度为2μm
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6μm；所述电容沟槽外侧的第二引线层的宽度为0.2μm
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0.6μm，长度为5μm
‑
30μm。
[0011]在本申请实施例中，所述电容沟槽内侧的第三引线层的长度和宽度为0.2μm
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1μm，所述电容沟槽外侧的第三引线层的宽度为0.2μm
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0.6μm，长度为5μm
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30μm。
[0012]在本申请实施例中，在所述电容沟槽外侧，相邻所述电容器单元共用第三引线层。
[0013]在本申请实施例中，所述第一引线层、第二引线层及第三引线层的表面均包括导体层。
[0014]在本申请实施例中，所述下电极与所述半导体衬底之间还包括第一介电层，所述下电极与所述中电极之间还包括第二介电层，所述中电极与所述上电极之间还包括第三介电层。
[0015]与现有技术相比，本申请技术方案的半导体结构具有如下有益效果：
[0016]使电容沟槽连续地分布于所述半导体衬底中，不仅有利于填充材料的应力分散，还可以缩短电极端的串联电阻路径，避免了电阻路径在多个沟槽间反复折返，同时还扩大了沟槽内可容纳的电容体积，提高电容器的容值。
[0017]还对上电极、中电极及下电极的结构进行设计，使下电极连续覆盖于所述电容沟槽内壁及所述半导体衬底上，使中电极在电容沟槽的两侧与下电极呈第一阶梯状，并使上电极在电容沟槽的两侧与中电极呈第二阶梯状，为形成较短导电路径的引线层奠定基础。
[0018]此外，结合对引线层的位置进行设计，使上电极、中电极及下电极间的导电路径达到最短，减小了半导体结构的固有电阻，以最大的并联度(parallelism)在电极间载送电荷，在提高容值的同时，还可以有效降低ESR。
附图说明
[0019]以下附图详细描述了本申请中披露的示例性实施例。其中相同的附图标记在附图的若干视图中表示类似的结构。本领域的一般技术人员将理解这些实施例是非限制性的、示例性的实施例，附图仅用于说明和描述的目的，并不旨在限制本申请的范围，其他方式的实施例也可能同样的完成本申请中的专利技术意图。应当理解，附图未按比例绘制。其中：
[0020]图1为本申请实施例的电容沟槽的结构示意图；
[0021]图2为本申请实施例的半导体结构(不带引线层)的layout图；
[0022]图3为图2中A
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A处的剖视图；
[0023]图4为本申请实施例的半导体结构(带有引线层)的layout图；
[0024]图5为图4中B
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B处的剖视图；
[0025]图6为在图5的基础上，增加导体层和介质层后的结构示意图。
具体实施方式
[0026]以下描述提供了本申请的特定应用场景和要求，目的是使本领域技术人员能够制造和使用本申请中的内容。对于本领域技术人员来说，对所公开的实施例的各种局部修改是显而易见的，并且在不脱离本申请的精神和范围的情况下，可以将这里定义的一般原理应用于其他实施例和应用。因此，本申请不限于所示的实施例，而是与权利要求一致的最宽范围。
[0027]等效串联电阻ESR与电容功率耗散(I2×
ESR，I为电流)有关，若电容器的ESR较高，一方面导致电容器的功耗较大；另一方面损耗转变为热量，易使电路失效。硅基电容的等效串联电阻由电极极板的电阻和介电质的电阻串联获得(若由重掺杂多晶制备的电极，电极电阻会占主导地位)。用并接电容结构以降低阻抗，理论上是电阻并联使得阻值降低，但在
Interposer中的电容，是以多个电容基本器件(如一个电容沟槽)并接为一个电容沟槽组，几个电容沟槽组再组成一个电容沟槽单元，然后依据电容量大小的需要，并接若干电容沟槽单元的电极形成一颗电容器。若使用通常的并接结构，如在电容沟槽组两端布放有限数量的引线将电极极板和导体层连接，电极间串联电阻的路径较远，加上使用常规节点尺寸的引线，使得电极极板和导体层接触面积不足，虽然电容结构由小并大，但仍然无法有效降低电容器的ESR。
[0028]鉴于此，本申请技术方案通过优化电容沟槽结构，并结合各电极和导电连线的设置，在电极本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构，其特征在于，包括至少一个电容器单元，所述电容器单元包括：半导体衬底；电容沟槽，连续地分布于所述半导体衬底中，且所述电容沟槽将所述半导体衬底分隔成多个多面柱体，所述电容沟槽中形成有包括下电极、中电极和上电极的电容器结构；其中，所述下电极连续覆盖于所述电容沟槽内壁及所述半导体衬底上；所述中电极位于部分所述下电极上，并在所述电容沟槽的两侧与所述下电极呈第一阶梯状；所述上电极位于部分所述中电极上，并在所述电容沟槽的两侧与所述中电极呈第二阶梯状。2.根据权利要求1所述的半导体结构，其特征在于，所述多面柱体呈交错的阵列分布，其中所述电容沟槽内侧的多面柱体连接成第一连续结构，所述电容沟槽外侧的多面柱体连接成第二连续结构，且所述电容沟槽中的多面柱体之间不连接。3.根据权利要求1所述的半导体结构，其特征在于，所述电容沟槽的深度为5μm
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30μm。4.根据权利要求1所述的半导体结构，其特征在于，所述电容沟槽两侧的部分上电极表面还形成有第一引线层；在所述第二阶梯状位置处的部分中电极表面还形成有第二引线层；在所述第一阶梯状位置处的部分下电极表面还形成有第三引线层。5.根据权利要求4所述的半导体结构，其特征在于，所述电容沟槽内侧的第一引线层的宽度为0.2μm
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0.6μm，长度为2μm
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【专利技术属性】
技术研发人员：王锦喆，
申请(专利权)人：中芯国际集成电路制造上海有限公司中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：