一种基于硬件复用的结构光编码图案实时产生电路制造技术

一种基于硬件复用的结构光编码图案实时产生电路，属于结构光投影技术领域。本发明专利技术包括图案参数处理模块、图案数据产生模块和补偿模块。图案参数处理模块根据输入的图案种类编码、当前图案张数和图案参数产生相应的计数阈值。图案数据产生模块通过复用计数器电路以及其中的寄存器组，根据图案参数处理模块产生的计数阈值和图案产生参数，产生图案数据并输出到补偿模块中。补偿模块根据图案数据地址从ROM中读取相应的补偿值并与图案数据相乘，得到最终的图案数据并输出。本发明专利技术适用于结构光投影等领域，灵活地产生多种编码结构光图案，提高现场应用的便利性；同时通过对部分硬件的复用减少对FPGA硬件资源的占用，降低硬件成本。本。本。

【技术实现步骤摘要】
一种基于硬件复用的结构光编码图案实时产生电路


[0001]本专利技术涉及一种基于硬件复用的结构光编码图案实时产生电路，属于结构光投影


技术介绍

[0002]近年来，随着国家对智能制造，智能感知的大力支持，如何获取物体的三维信息已经成为一个热点问题。基于编码结构光的三维重建技术具备近距离精度高、不依赖光源、分辨率较高等特点，作为获取物体三维信息的一种技术方案，被广泛的应用于3D相机中。同时，基于MEMS微镜的结构光3D相机由于其核心芯片即MEMS微镜芯片具有技术可控，成本较低的优势，正在逐渐扩大其市场份额。
[0003]编码结构光按照其编码方式主要分为时序编码和空间编码两类。相对空间编码结构光技术，时序编码结构光技术是在一定时间范围内，通过投影器向被测空间投射一系列明暗不同的结构光，每次投影都通过相机进行成像。通过对成像图片的分析，解算出被测物体的三维坐标信息。时序编码结构光技术根据投射的结构光编码图案的不同有不同的性能特点，常见的时序结构光编码图案有正弦条纹图案、格雷码图案、线移图案以及二值条纹图案等。现有的产生结构光编码图案的硬件电路，往往只能产生单一的一种图案，在面对复杂的应用场景时不能灵活产生其他结构光图案以满足特定场景的需求。并且不同结构光编码图案的硬件电路结构差异较大，单纯融合将导致过多的硬件电路资源消耗。因此本专利技术提出了一种基于硬件复用的MEMS微镜结构光编码图案产生硬件电路结构以满足上述需求。

技术实现思路

[0004]针对现有的硬件电路只能产生单一的结构光编码图案的问题，本专利技术的主要目的是公开一种基于硬件复用的结构光编码图案实时产生电路，通过一种面向MEMS(微机电系统)微镜的结构光编码图案生成硬件，灵活地产生多种编码结构光图案，提高现场应用的便利性；同时通过对部分硬件的复用减少对FPGA硬件资源的占用，降低硬件投入成本。
[0005]本专利技术的目的是通过以下技术方案实现的：
[0006]本专利技术公开的一种基于硬件复用的结构光编码图案实时产生电路，包括图案参数处理模块、图案数据产生模块和补偿模块。图案参数处理模块的输出端与图案数据产生模块的输入端连接，图案数据产生模块的输出端与补偿编码模块的输入端连接。复用图案参数处理模块中的除法器、图案产生参数的寄存器、图案数据产生模块中的计数器电路和用于保存图案灰度值的大量寄存器，提高硬件资源的利用率。图案参数处理模块根据输入的图案种类编码、当前图案张数和图案参数产生相应的计数阈值；图案数据产生模块通过复用计数器电路以及其中的寄存器组，根据图案参数处理模块产生的计数阈值和图案产生参数，产生图案数据并输出到补偿模块中；补偿模块根据图案数据地址从ROM中读取相应的补偿值并与图案数据相乘，得到最终的图案数据并输出。
[0007]所述图案参数处理模块由三组12位的寄存器组，一组4位的寄存器组，一组2位的
寄存器组，一组10位的寄存器组，一个除法器，三个二选一数据选择器，两个四选一数据选择器，三个加法器，两个减法器以及三个与门组成。输入的图案种类编码的第一位和一个低电平分别作为一个与门的两个输入端相连，输入的图案种类编码的第二位和一个高电平分别与第二个与门的两个输入端相连之后将上述两个与门的输出端分别作为第三个与门的两个输入端相连。所述第三个与门的输出端与两个二选一数据选择器的地址输入端相连。将12
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d2048和11
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d1024分别作为所述二选一数据选择器的输入端，并将二选一数据选择器的输出端与除法器的一个分子输入端相连。所述4位寄存器组的输出端和输入的图案参数作为第二个二选一数据选择器的两个输入，并且此数据选择器的输出端与所述除法器的分母输入端相连。所述除法器的输出端与一组12位寄存器组的输入端相连，此12位寄存器组用于保存计数阈值。输入的图案种类编码与所述2位寄存器组的输入端相连。所述10位寄存器组的输入端与第三个二选一数据选择器的输出端相连，10位寄存器组的输出端与一个加法器的一个输入端相连，加法器的另一个输入端与一位高电平相连。加法器的输出端与所述第三个二选一数据选择器的第二个输入端相连，所述第三个二选一数据选择器的第一个输入端与一位低电平相连，所述第三个二选一数据选择器的输出端与所述10位寄存器的输入端相连，输入的开始信号与所述第三个二选一数据选择器的地址端相连。所述10位寄存器即为保存图案数据地址的寄存器，其输出端的输出即为图案数据地址。图案种类编码第一位的输入端同时与所述两个四选一数据选择器的低位地址端相连，图案种类编码第二位的输入端同时与所述两个四选一数据选择器的高位地址端相连。所述除法器的输出端的第3位到第12位与所述第一个四选一数据选择器的第一个输入端相连，第1位到第12位与所述第一个减法器的第一个输入端相连，第2位到第12位与减法器的第二个输入端相连，减法器的输出端与所述第二个四选一数据选择端的第一个输入端相连。当前图案张数的输入端与一位高电平分别与第二个加法器的两个输入端相连，第二个加法器的输出端与所述第一个四选一数据选择器的第二个输入端相连。当前图案张数的输入端与所述第一个四选一数据选择器的第三个输入端相连，图案参数的输入端与第一个四选一数据选择器的第四个输入端相连，第一个四选一的数据选择器的输出端与所述第二组12位寄存器组的输入端相连，所述第二组12位寄存器的输出端即为图案参数寄存器1的输出端。第二个四选一数据选择器的第二个和第三个输入端与一位低电平相连，第三个输入端与第三个加法器的输出端相连。所述除法器的输出端的第2位到第12位与第三个加法器的一个输入端相连，图案张数的输入端与所述第二个减法器的第一个输入端相连，一位高电平与减法器的第二个输入端相连，减法器的输出端与第三个加法器的第二个输入端相连。所述第二个四选一数据选择器的输出端与第三组12位寄存器组的输入端相连，第三组12位寄存器组的输出端即为所述图案产生参数寄存器2的输出端。
[0008]所述图案数据产生模块由加法器，二选一多路选择器，比较器，寄存器组成。图案数据产生模块根据图案参数处理模块中图案种类寄存器的值产生相应的图案数据。首先是一个加法器，一个比较器，一组12位寄存器和一个二选一多路选择器组成的一个计数器电路。所述12位寄存器组的输出端和1位高电平分别与加法器的两个输入端相连，加法器的输出端和一个低电平分别与二选一多路选择器相连，图案参数处理模块的计数阈值寄存器的输出和所述12位寄存器组的输出端分别与比较器的两个输入端口相连，比较器的输出端口与上述二选一多路选择器的数据选择端口相连。最后多路选择器的输出端口与上述12位寄
存器组的输入端相连。
[0009]所述图案数据产生模块还包含图案数据产生电路。所述图案数据产生电路由三个比较器，一个与门，一块预存了1024个点的周期为1的正弦条纹图案的ROM，一个四选一多路选择器，一个乘法器和一组8位的寄存器组组成。所述计数器电路中的12位寄存器组的输出端和所述图案参数处理模块中保存第一个图案参数的12位寄存器组的输出端分别与一个比较器的两个输入端相连。所本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于硬件复用的结构光编码图案实时产生电路，其特征在于：包括图案参数处理模块、图案数据产生模块和补偿模块；图案参数处理模块的输出端与图案数据产生模块的输入端连接，图案数据产生模块的输出端与补偿编码模块的输入端连接；复用图案参数处理模块中的除法器、图案产生参数的寄存器、图案数据产生模块中的计数器电路和用于保存图案灰度值的大量寄存器，提高硬件资源的利用率；图案参数处理模块根据输入的图案种类编码、当前图案张数和图案参数产生相应的计数阈值；图案数据产生模块通过复用计数器电路以及其中的寄存器组，根据图案参数处理模块产生的计数阈值和图案产生参数，产生图案数据并输出到补偿模块中；补偿模块根据图案数据地址从ROM中读取相应的补偿值并与图案数据相乘，得到最终的图案数据并输出。2.如权利要求1所述的一种基于硬件复用的结构光编码图案实时产生电路，其特征在于：所述图案参数处理模块由三组12位的寄存器组，一组4位的寄存器组，一组2位的寄存器组，一组10位的寄存器组，一个除法器，三个二选一数据选择器，两个四选一数据选择器，三个加法器，两个减法器以及三个与门组成；输入的图案种类编码的第一位和一个低电平分别作为一个与门的两个输入端相连，输入的图案种类编码的第二位和一个高电平分别与第二个与门的两个输入端相连之后将上述两个与门的输出端分别作为第三个与门的两个输入端相连；所述第三个与门的输出端与两个二选一数据选择器的地址输入端相连；将12
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d2048和11
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d1024分别作为所述二选一数据选择器的输入端，并将二选一数据选择器的输出端与除法器的一个分子输入端相连；所述4位寄存器组的输出端和输入的图案参数作为第二个二选一数据选择器的两个输入，并且此数据选择器的输出端与所述除法器的分母输入端相连；所述除法器的输出端与一组12位寄存器组的输入端相连，此12位寄存器组用于保存计数阈值；输入的图案种类编码与所述2位寄存器组的输入端相连；所述10位寄存器组的输入端与第三个二选一数据选择器的输出端相连，10位寄存器组的输出端与一个加法器的一个输入端相连，加法器的另一个输入端与一位高电平相连；加法器的输出端与所述第三个二选一数据选择器的第二个输入端相连，所述第三个二选一数据选择器的第一个输入端与一位低电平相连，所述第三个二选一数据选择器的输出端与所述10位寄存器的输入端相连，输入的开始信号与所述第三个二选一数据选择器的地址端相连；所述10位寄存器即为保存图案数据地址的寄存器，其输出端的输出即为图案数据地址；图案种类编码第一位的输入端同时与所述两个四选一数据选择器的低位地址端相连，图案种类编码第二位的输入端同时与所述两个四选一数据选择器的高位地址端相连；所述除法器的输出端的第3位到第12位与所述第一个四选一数据选择器的第一个输入端相连，第1位到第12位与所述第一个减法器的第一个输入端相连，第2位到第12位与减法器的第二个输入端相连，减法器的输出端与所述第二个四选一数据选择端的第一个输入端相连；当前图案张数的输入端与一位高电平分别与第二个加法器的两个输入端相连，第二个加法器的输出端与所述第一个四选一数据选择器的第二个输入端相连；当前图案张数的输入端与所述第一个四选一数据选择器的第三个输入端相连，图案参数的输入端与第一个四选一数据选择器的第四个输入端相连，第一个四选一的数据选择器的输出端与所述第二组12位寄存器组的输入端相连，所述第二组12位寄存器的输出端即为图案参数寄存器1的输出端；第二个四选一数据选择器的第二个和第三个输入端与一位低电平
相连，第三个输入端与第三个加法器的输出端相连；所述除法器的输出端的第2位到第12位与第三个加法器的一个输入端相连，图案张数的输入端与所述第二个减法器的第一个输入端相连，一位高电平与减法器的第二个输...

【专利技术属性】
技术研发人员：周文彪，贾云飞，范路遥，
申请(专利权)人：北京理工大学，
类型：发明
国别省市：