一种存储器的测试方法技术

本发明专利技术提供一种存储器的测试方法，包括：按照第一地址顺序于测试区域内的所有存储单元中写入正棋盘格图形；按照第二地址顺序于测试区域内的所有存储单元中写入正棋盘格图形；按照第三地址顺序对测试区域内的所有存储单元进行读操作；按照第四地址顺序对测试区域内的所有存储单元进行读操作；按照第五地址顺序于测试区域内的所有存储单元中写入反棋盘格图形；按照第六地址顺序于测试区域内的所有存储单元中写入反棋盘格图形；按照第七地址顺序对测试区域内的所有存储单元进行读操作；按照第八地址顺序对测试区域内的所有存储单元进行读操作。通过本发明专利技术的测试方法，解决了现有MarchC+算法在某些测试条件下存在复杂度高、测试时间长的问题。测试时间长的问题。测试时间长的问题。

【技术实现步骤摘要】
一种存储器的测试方法


[0001]本专利技术涉及存储器测试
，特别是涉及一种存储器的测试方法。

技术介绍

[0002]存储器是各种电子设备存储数据的重要部件，随着集成电路技术的发展，存储器的精密程度和复杂程度日益提高。如何实现存储器的全面测试和故障诊断，对保证存储器功能的正确性和可靠性尤为重要。
[0003]March算法是根据存储器故障类型提出的一种具有较高故障覆盖率和检测相对方便的一种算法，它顺应测试发展逐步替代传统检测算法，并且根据故障类型的检测不断演化改进，形成许多新型的March算法变种，如MarchC算法。
[0004]MarchC+算法是在MarchC算法的基础上做进一步改进得到，其算法表达式为，是目前存储器故障诊断的主流算法。
[0005]但在某些测试条件下，MarchC+算法仍存在问题；例如，在测试机不支持对各存储单元单独操作的情况下即，测试机是对全部存储单元执行一次完整的读写操作后再查看测试结果，而不是对存储单元逐个执行读写操作并查看测试结果，这就会使得某些故障无法在敏化状态时被检测出来（如，干扰耦合读不变故障中故障原语为<r0;1/
↓
/
–
>和<r1;0/
↑
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>的故障），导致MarchC+算法的故障覆盖率有所下降；而且，由于MarchC+算法的复杂度有14N（N为存储单元的数量，14N为对存储器单元进行14次读写操作），复杂度相对较高，不利于缩短测试时间成本。
[0006]鉴于此，提出一种新的测试方法，在测试过程中，既能对存储器制造经常出现的故障进行覆盖，又能降低算法复杂度、缩短测试时间成本，是本领域技术人员迫切需要解决的技术问题。

技术实现思路

[0007]鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种存储器的测试方法，用于解决现有MarchC+算法在某些测试条件下存在复杂度相对较高、测试时间相对较长的问题。
[0008]为实现上述目的及其他相关目的，本专利技术提供一种存储器的测试方法，所述测试方法包括：步骤A：按照第一地址顺序，于所述存储器的测试区域内的所有存储单元中写入正棋盘格图形，其中，所述测试区域内的所有存储单元地址连续；按照第二地址顺序，于所述测试区域内的所有存储单元中写入正棋盘格图形；按照第三地址顺序，对所述测试区域内的所有存储单元进行读操作；按照第四地址顺序，对所述测试区域内的所有存储单元进行读操作；
步骤B：按照第五地址顺序，于所述测试区域内的所有存储单元中写入反棋盘格图形；按照第六地址顺序，于所述测试区域内的所有存储单元中写入反棋盘格图形；按照第七地址顺序，对所述测试区域内的所有存储单元进行读操作；按照第八地址顺序，对所述测试区域内的所有存储单元进行读操作；其中，所述第二地址顺序与所述第四地址顺序相同且与所述第三地址顺序相反，所述第六地址顺序与所述第八地址顺序相同且与所述第七地址顺序相反。
[0009]可选地，所述第二地址顺序与所述第六地址顺序相同，所述第三地址顺序与所述第七地址顺序相同。
[0010]可选地，所述第一地址顺序为地址递增顺序或者地址递减顺序，所述第二地址顺序、所述第四地址顺序、所述第六地址顺序及所述第八地址顺序为地址递增顺序，所述第三地址顺序及所述第七地址顺序为地址递减顺序，所述第五地址顺序为地址递增顺序或者地址递减顺序；或者，所述第一地址顺序为地址递增顺序或者地址递减顺序，所述第二地址顺序、所述第四地址顺序、所述第六地址顺序及所述第八地址顺序为地址递减顺序，所述第三地址顺序及所述第七地址顺序为地址递增顺序，所述第五地址顺序为地址递增顺序或者地址递减顺序。
[0011]可选地，所述第二地址顺序与所述第六地址顺序相反，所述第三地址顺序与所述第七地址顺序相反。
[0012]可选地，所述第一地址顺序为地址递增顺序或者地址递减顺序，所述第二地址顺序及所述第四地址顺序为地址递增顺序，所述第三地址顺序为地址递减顺序，所述第五地址顺序为地址递增顺序或者地址递减顺序，所述第六地址顺序及所述第八地址顺序为地址递减顺序，第七地址顺序为地址递增顺序；或者，所述第一地址顺序为地址递增顺序或者地址递减顺序，所述第二地址顺序及所述第四地址顺序为地址递减顺序，所述第三地址顺序为地址递增顺序，所述第五地址顺序为地址递增顺序或者地址递减顺序，所述第六地址顺序及所述第八地址顺序为地址递增顺序，第七地址顺序为地址递减顺序。
[0013]可选地，所述步骤A在所述步骤B之前执行，或者，所述步骤B在所述步骤A之前执行。
[0014]可选地，所述正棋盘格图形中，第一个执行写操作的存储单元被赋值为1；所述反棋盘格图形中，第一个执行写操作的存储单元被赋值为0。
[0015]可选地，对所述存储单元执行写操作的方法包括：对所述存储单元施加置位电压，使得所述存储单元执行写1操作；对所述存储单元施加复位电压，使得所述存储单元执行写0操作；对所述存储单元执行读操作的方法包括：读取所述存储单元的电压，若读取的电压为置位电压，则对所述存储单元执行读1操作；若读取的电压为复位电压，则对所述存储单元执行读0操作。
[0016]可选地，所述测试方法还包括：将读取的电压与期望电压进行比较来对所述存储单元进行故障诊断的步骤。
[0017]可选地，所述存储器包括嵌入式存储器，其中，所述嵌入式存储器包括静态随机存取存储器。
[0018]如上所述，本专利技术通过将棋盘格算法和March算法相结合，提出了一种全新的存储器测试方法；相较于传统的MarchC+算法，采用本专利技术的测试方法对存储器进行故障诊断时，在相同故障覆盖率的情况下，可大大降低算法复杂度，缩短测试时间成本。
附图说明
[0019]图1显示为本专利技术测试方法中，步骤A在步骤B之前执行的流程图。
[0020]图2显示为本专利技术测试方法中，步骤A在步骤B之后执行的流程图。
[0021]图3显示为正棋盘格图形的示意图。
[0022]图4显示为反棋盘格图形的示意图。
具体实施方式
[0023]以下通过特定的具体实例说明本专利技术的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本专利技术的其他优点与功效。本专利技术还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本专利技术的精神下进行各种修饰或改变。
[0024]请参阅图1至图4。需要说明的是，本实施例中所提供的图示仅以示意方式说明本专利技术的基本构想，虽图示中仅显示与本专利技术中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，且其组件布局形态也可能更为复杂。
[0025]如图1和图2所示，本实施例提供一种存储器的测试方法，该测试方法包括步骤A和步骤B；其中，步骤A可以在步骤B之前执行，也可以在步骤B之后执行，即，本实施例记本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种存储器的测试方法，其特征在于，所述测试方法包括：步骤A：按照第一地址顺序，于所述存储器的测试区域内的所有存储单元中写入正棋盘格图形，其中，所述测试区域内的所有存储单元地址连续；按照第二地址顺序，于所述测试区域内的所有存储单元中写入正棋盘格图形；按照第三地址顺序，对所述测试区域内的所有存储单元进行读操作；按照第四地址顺序，对所述测试区域内的所有存储单元进行读操作；步骤B：按照第五地址顺序，于所述测试区域内的所有存储单元中写入反棋盘格图形；按照第六地址顺序，于所述测试区域内的所有存储单元中写入反棋盘格图形；按照第七地址顺序，对所述测试区域内的所有存储单元进行读操作；按照第八地址顺序，对所述测试区域内的所有存储单元进行读操作；其中，所述第二地址顺序与所述第四地址顺序相同且与所述第三地址顺序相反，所述第六地址顺序与所述第八地址顺序相同且与所述第七地址顺序相反。2.根据权利要求1所述的存储器的测试方法，其特征在于，所述第二地址顺序与所述第六地址顺序相同，所述第三地址顺序与所述第七地址顺序相同。3.根据权利要求2所述的存储器的测试方法，其特征在于，所述第一地址顺序为地址递增顺序或者地址递减顺序，所述第二地址顺序、所述第四地址顺序、所述第六地址顺序及所述第八地址顺序为地址递增顺序，所述第三地址顺序及所述第七地址顺序为地址递减顺序，所述第五地址顺序为地址递增顺序或者地址递减顺序；或者，所述第一地址顺序为地址递增顺序或者地址递减顺序，所述第二地址顺序、所述第四地址顺序、所述第六地址顺序及所述第八地址顺序为地址递减顺序，所述第三地址顺序及所述第七地址顺序为地址递增顺序，所述第五地址顺序为地址递增顺序或者地址递减顺序。4.根据权利要求1所述的存储器的测试方法，其特征在于，所述第二地址顺序与所述第六地址顺序相反，所述第三地址顺序与所述第七地址顺序相反。5.根据...

【专利技术属性】
技术研发人员：钟岱山，张有志，朱友华，陈志涛，陈斌斌，赵维，
申请(专利权)人：广东省科学院半导体研究所，
类型：发明
国别省市：