半导体存储装置制造方法及图纸

提供能够在短时间内完成位扫描动作的半导体存储装置。半导体存储装置(2)具备存储单元阵列(110)以及定序器(41)。在位扫描动作中，定序器(41)对于验证动作的判定所使用的候选电平，进行第一处理和第二处理，该第一处理制作验证结果数据，该验证结果数据表示各个存储单元晶体管(MT)是否需要追加的编程动作以及针对该候选电平的再次的验证动作，该第二处理基于验证结果数据，计算阈值电压未达到该候选电平的存储单元晶体管(MT)的数量。在第一处理中，定序器(41)针对多个候选电平的每一个，并行地制作验证结果数据。行地制作验证结果数据。行地制作验证结果数据。

【技术实现步骤摘要】
半导体存储装置
[0001]相关申请
[0002]本申请要求以日本专利申请2021
‑
200707号(申请日：2021年12月10日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。


[0003]本专利技术的实施方式涉及半导体存储装置。

技术介绍

[0004]例如NAND型闪存那样的半导体存储装置，具备多个存储数据的存储单元晶体管。在向存储单元晶体管写入数据时，进行使存储单元晶体管的阈值电压变化的编程动作、以及判定阈值电压是否达到目标的电平的验证动作。此外，根据验证动作的结果，也进行位扫描动作，所述位扫描动作用于取得被判定为阈值电压未达到目标的电平的存储单元晶体管的数量。

技术实现思路

[0005]根据公开的实施方式，提供一种能够在短时间内完成位扫描动作的半导体存储装置。
[0006]实施方式的半导体存储装置具备：具有多个存储单元晶体管的存储单元阵列、控制存储单元阵列的动作的控制电路。存储单元晶体管的阈值电压能够采用预先设定的多个候选电平中的一个。控制电路在用于向存储单元阵列写入数据的写入动作中，多次重复包含编程动作和编程动作之后的验证动作在内的循环，该编程动作使一部分的存储单元晶体管的阈值电压发生变化，验证动作判定存储单元阵列的阈值电压是否达到特定的候选电平。在各个验证动作之后，控制电路进行位扫描动作，位扫描动作取得在该验证动作中判定为阈值电压未达到候选电平的存储单元晶体管的数量。在位扫描动作中，控制电路对于验证动作的判定中使用的候选电平，进行下述处理：第一处理，制作验证结果数据，验证结果数据表示各个存储单元晶体管是否需要追加的编程动作以及针对该候选电平的再次的验证动作；以及第二处理，基于验证结果数据，计算阈值电压未达到该候选电平的存储单元晶体管的数量，在第一处理中，针对多个候选电平的每一个，并行地制作验证结果数据。
附图说明
[0007]图1是表示实施方式的存储系统的构成例的框图。
[0008]图2是表示实施方式的半导体存储装置的构成的框图。
[0009]图3是表示存储单元阵列的构成的等效电路图。
[0010]图4是表示存储单元阵列的构成的剖面图。
[0011]图5是表示读出放大单元的电路构成的图。
[0012]图6是用于说明多个读出放大单元的配置的图。
[0013]图7是表示存储单元晶体管的阈值分布的一例的图。
[0014]图8是表示写入动作时的、各布线的电位变化的图。
[0015]图9是表示读出动作时的、各布线的电位变化的图。
[0016]图10是表示写入动作时的、各布线的电位变化的图。
[0017]图11是表示写入动作时的、NAND串的情形的等效电路图。
[0018]图12是表示写入动作时的、字线的电位变化的图。
[0019]图13是表示写入动作时的、循环次数与验证动作的关系的图。
[0020]图14是表示写入动作时的、循环次数与编程动作的关系的图。
[0021]图15是用于说明在写入动作时在读出放大单元的锁存电路中保持的数据的图。
[0022]图16是用于说明在写入动作时在读出放大单元的锁存电路中保持的数据的变化等的图。
[0023]图17是表示位扫描动作的内容的图。
具体实施方式
[0024]以下，参照附图对本实施方式进行说明。为了容易理解说明，在各附图中对于相同的构成要素尽可能标注相同的附图标记，并省略重复的说明。
[0025]本实施方式的半导体存储装置2是作为NAND型闪存构成的非易失性的存储装置。在图1中，包含半导体存储装置2的存储系统的构成例作为框图示出。该存储系统具备存储控制器1以及半导体存储装置2。另外，半导体存储装置2在图1的存储系统中实际上设置有多个，但在图1中仅图示其中一个。对于半导体存储装置2的具体构成在后进行说明。该存储系统能够与未图示的主机连接。主机例如为个人计算机或便携终端等电子设备。
[0026]存储控制器1按照来自主机的写入请求，控制数据向半导体存储装置2的写入。此外，存储控制器1按照来自主机的读出请求，控制数据从半导体存储装置2的读出。
[0027]在存储控制器1与半导体存储装置2之间，收发芯片使能信号/CE、就绪忙碌信号R/B、指令锁存使能信号CLE、地址锁存使能信号ALE、写使能信号/WE、读使能信号/RE、RE、写保护信号/WP、作为数据的信号DQ＜7：0＞、数据选通信号DQS、/DQS的各信号。
[0028]芯片使能信号/CE是用于使半导体存储装置2使能的信号。就绪忙碌信号R/B是用于表示半导体存储装置2为就绪状态还是忙碌状态的信号。“就绪状态”是受理来自外部的命令的状态。“忙碌状态”是不受理来自外部的命令的状态。指令锁存使能信号CLE是表示信号DQ＜7：0＞为指令的信号。地址锁存使能信号ALE是表示信号DQ＜7：0＞为地址的信号。写使能信号/WE是用于向半导体存储装置2取入接收到的信号的信号，在每次通过存储控制器1接收指令、地址以及数据时被激活(assert)。存储控制器1在信号/WE为“L(低)”电平的期间，指示半导体存储装置2取入信号DQ＜7：0＞。
[0029]读使能信号/RE是用于存储控制器1从半导体存储装置2读出数据的信号。信号RE是信号/RE的互补信号。这些信号例如为了控制输出信号DQ＜7：0＞时的半导体存储装置2的动作定时而使用。写保护信号/WP是用于向半导体存储装置2指示禁止数据写入以及擦除的信号。信号DQ＜7：0＞是在半导体存储装置2与存储控制器1之间收发的数据的实体，包含指令、地址以及数据。数据选通信号DQS是用于控制信号DQ＜7：0＞的输入输出的定时的信号。信号/DQS是信号DQS的互补信号。
[0030]存储控制器1具备RAM 11、处理器12、主机接口13、ECC电路14、以及存储器接口15。RAM 11、处理器12、主机接口13、ECC电路14、以及存储器接口15彼此通过内部总线16连接。
[0031]主机接口13向内部总线16输出从主机接收到的请求、用户数据(写入数据)等。此外，主机接口13向主机发送从半导体存储装置2读出的用户数据、来自处理器12的响应等。
[0032]存储器接口15基于处理器12的指示，控制向半导体存储装置2写入用户数据等的处理以及从半导体存储装置2读出用户数据等的处理。
[0033]处理器12统一控制存储控制器1。处理器12例如为CPU、MPU等。处理器12在从主机经由主机接口13接收到请求的情况下，按照该请求进行控制。例如处理器12按照来自主机的请求，向存储器接口15指示向半导体存储装置2写入用户数据以及奇偶校验位。此外，处理器12按照来自主机的请求，向存储器接口15指示从半导体存储装置2读出用户数据以及奇偶校验位。
[0034]处理器12对于在RAM 11中积蓄的用户数据，确定半导体存储装置2上的储存区域(存储区域)。用户数据经本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体存储装置，具备：存储单元阵列，具有多个存储单元晶体管；以及控制电路，控制所述存储单元阵列的动作，所述存储单元晶体管的阈值电压能够采用预先设定的多个候选电平中的一个，所述控制电路在用于向所述存储单元阵列写入数据的写入动作中，多次重复包含编程动作和所述编程动作之后的验证动作在内的循环，所述编程动作使一部分的所述存储单元晶体管的阈值电压发生变化，所述验证动作判定所述存储单元阵列的阈值电压是否达到特定的所述候选电平，在各个所述验证动作之后，所述控制电路进行位扫描动作，所述位扫描动作取得在该验证动作中判定为阈值电压未达到所述候选电平的所述存储单元晶体管的数量，在所述位扫描动作中，所述控制电路对于所述验证动作的判定中使用的所述候选电平，进行下述处理：第一处理，制作验证结果数据，所述验证结果数据表示各个所述存储单元晶体管是否需要追加的所述编程动作以及针对该候选电平的再次的所述验证动作；以及第二处理，基于所述验证结果数据，计算阈值电压未达到该候选电平的所述存储单元晶体管的数量...

【专利技术属性】
技术研发人员：安彦尚文，
申请(专利权)人：铠侠股份有限公司，
类型：发明
国别省市：