一种基于级联CIC的延时方法、装置、设备及存储介质制造方法及图纸

本发明专利技术涉及超声相控阵系统相位控制领域，尤其涉及一种基于级联CIC的延时方法、装置、设备及存储介质，包括如下步骤：缓存模块写入数据时，计数器开始计数，每写入一个数据，计数器加一，每读取一个数据，计数器减一，直至数据读取完成并输出初始信号；采用级联CIC滤波器结构对初始信号插值滤波处理，得到处理信号；得到处理信号后，计数器开始工作，当计数器的指针与设定的延时参数相等时，在指针对应位置对数据进行延时处理，并输出延时信号。本发明专利技术中，通过使用级联CIC滤波器结构来对数据进行插值滤波处理，对信号处理的并行度得到提高，且结构简单，易于硬件实现，可以实现较高的延时精度，且算法简单，对于硬件性能要求不高。对于硬件性能要求不高。对于硬件性能要求不高。

【技术实现步骤摘要】
一种基于级联CIC的延时方法、装置、设备及存储介质


[0001]本专利技术涉及超声相控阵系统相位控制领域，尤其涉及一种基于级联CIC的延时方法、装置、设备及存储介质。

技术介绍

[0002]超声相控阵延时精度的高低会影响到收发射波束的聚焦质量。延时精度是决定超声相控阵系统检测分辨率的重要因素，延时精度不够会造成相位控制的偏差，进而产生误差旁瓣，且延时精度越高，检测聚焦盲区越小，检测结果更准确。
[0003]延时技术分为硬件延时和数字延时。其中，硬件延时技术使用模拟延时线来实现相位延时，延时精度在几十纳秒。数字延时可细分为专用芯片延时、采样时间延时和软件延时，软件延时又可细分为基于DDS(Direct Digital Frequency Synthesis，直接数字频率合成)的延时法、基于PLL(Phase
‑
LockedLoop，锁相环路)的延时法和基于滤波器的延时法。数字延时的分辨率可达到几纳秒，与硬件延时技术相比，数字延时技术具有高分辨率、通用性强、高稳定性的优势。
[0004]目前，数字延时技术成为超声相控阵延时系统的主要使用方法，专用芯片延时和采样时间延时成本较高且不易移植，灵活度不高；基于FPGA(Field Programmable GateArray，现场可编程门阵列)的PLL延时法对系统时钟的频率要求较高；基于滤波器的延时法可以实现较高的延时精度，如FIR(Finite Impulse Respond Filter，有限脉冲响应滤波器)、多级半带滤波器等，但是实现算法较为复杂。
[0005]与其他滤波器相比，CIC(Cascade Intergrator Comb，积分梳状级联)滤波器的实现结构简单，无需乘法器，只有加法器、积分器和寄存器，在内插滤波方面具有较大的优势。在实际应用中，不仅要考虑到延时分辨率，还要考虑硬件能力，用CIC滤波器来代替普通的FIR滤波器可以减少硬件电路的负担，提高运算精度。
[0006]公开于该
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部分的信息仅仅旨在加深对本专利技术的总体
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的理解，而不应当被视为承认或以任何形式暗示该信息构成已为本领域技术人员所公知的现有技术。

技术实现思路

[0007]本专利技术提供了一种基于级联CIC的延时方法、装置、设备及存储介质，从而有效解决
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中的问题。
[0008]为了达到上述目的，本专利技术所采用的技术方案是：一种基于级联CIC的延时方法，包括如下步骤：
[0009]缓存模块写入数据时，计数器开始计数，每写入一个数据，计数器加一，每读取一个数据，计数器减一，直至数据读取完成并输出初始信号；
[0010]采用级联CIC滤波器结构对所述初始信号插值滤波处理，得到处理信号；
[0011]得到所述处理信号后，计数器开始工作，当计数器的指针与设定的延时参数相等时，在指针对应位置对数据进行延时处理，并输出延时信号。
[0012]进一步地，所述级联CIC滤波器的系统函数为：
[0013][0014]其中，其中表示N级积分器，表示N级梳状器，M表示插值倍数。
[0015]进一步地，所述级联CIC滤波器结构包括三级串联的CIC滤波器，对所述初始信号进行八倍内插处理。
[0016]进一步地，所述插值滤波处理中，所述级联CIC滤波器结构对所述初始信号先进行滤波，再进行插值处理。
[0017]进一步地，所述缓存模块写入数据时，采用FIFO存储器作为数据缓冲，通过控制读时钟和写时钟来控制FIFO存储器数据的读写；
[0018]每个写时钟上升沿来临时即向FIFO存储器中写入一位数据，所述计数器加一；
[0019]在读时钟时，每读出一个数据，所述计数器减一；
[0020]当所述计数器为0时，FIFO存储器为空，读取数据完成。
[0021]本专利技术还包括一种基于级联CIC的延时装置，包括：
[0022]缓存模块，所述缓存模块包括计数器，用于在写入数据时，所述计数器开始计数，每写入一个数据，所述计数器加一，每读取一个数据，所述计数器减一，直至数据读取完成并输出初始信号；
[0023]插值滤波模块，所述插值滤波模块包括级联CIC滤波器结构，用于对所述初始信号插值滤波处理，得到处理信号；
[0024]延时模块，所述延时模块用于在得到所述处理信号后，通知所述计数器开始工作，当所述计数器的指针与设定的延时参数相等时，在指针对应位置对数据进行延时处理，并输出延时信号。
[0025]进一步地，所述级联CIC滤波结构包括三个串联的CIC滤波器，对所述初始信号进行八倍内插处理。
[0026]进一步地，所述缓存模块还包括FIFO存储器和比较器；
[0027]所述FIFO存储器用于数据缓冲，且
[0028]每个写时钟上升沿来临时即向所述FIFO存储器中写入一位数据，所述计数器加一；
[0029]在读时钟时，每读出一个数据，所述计数器减一；
[0030]所述比较器用于判断所述计数器和所述FIFO存储器状态，当所述计数器为0时，FIFO存储器为空，读取数据完成。
[0031]本专利技术还包括一种计算机设备，包括存储器、处理器及存储在存储器上并可在处理器上运行的计算机程序，所述处理器执行所述计算机程序时，实现如上述的方法。
[0032]本专利技术还包括一种存储介质，其上存储有计算机程序，该计算机程序被处理器执行时实现如上述的方法。
[0033]本专利技术的有益效果为：本专利技术通过使用级联CIC滤波器结构来对数据进行插值滤波处理，对信号处理的并行度得到提高，且结构简单，易于硬件实现，可以实现较高的延时精度，且算法简单，对于硬件性能要求不高。
附图说明
[0034]为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术中记载的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0035]图1为本专利技术方法的流程图；
[0036]图2为级联CIC滤波器结构的非递归结构；
[0037]图3为级联CIC滤波器结构中各级并行结构；
[0038]图4为级联CIC滤波器结构各级并行结构的等效结构；
[0039]图5为优化后的CIC滤波器结构；
[0040]图6为延时处理的流程图；
[0041]图7为装置的结构示意图；
[0042]图8为实施例2的测试结果图；
[0043]图9为实施例3的测试结果图；
[0044]图10为实施例4的测试结果图；
[0045]图11为计算机设备的示意图。
具体实施方式
[0046]下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。
[0047]实本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于级联CIC的延时方法，其特征在于，包括如下步骤：缓存模块写入数据时，计数器开始计数，每写入一个数据，计数器加一，每读取一个数据，计数器减一，直至数据读取完成并输出初始信号；采用级联CIC滤波器结构对所述初始信号插值滤波处理，得到处理信号；得到所述处理信号后，计数器开始工作，当计数器的指针与设定的延时参数相等时，在指针对应位置对数据进行延时处理，并输出延时信号。2.根据权利要求1所述的基于级联CIC的延时方法，其特征在于，所述级联CIC滤波器的系统函数为：其中，其中表示N级积分器，表示N级梳状器，M表示插值倍数。3.根据权利要求2所述的基于级联CIC的延时方法，其特征在于，所述级联CIC滤波器结构包括三级串联的CIC滤波器，对所述初始信号进行八倍内插处理。4.根据权利要求3所述的基于级联CIC的延时方法，其特征在于，所述插值滤波处理中，所述级联CIC滤波器结构对所述初始信号先进行滤波，再进行插值处理。5.根据权利要求1所述的基于级联CIC的延时方法，其特征在于，所述缓存模块写入数据时，采用FIFO存储器作为数据缓冲，通过控制读时钟和写时钟来控制FIFO存储器数据的读写；每个写时钟上升沿来临时即向FIFO存储器中写入一位数据，所述计数器加一；在读时钟时，每读出一个数据，所述计数器减一；当所述计数器为0时，FIFO存储器为空，读取数据完成。6.一种基于级联CIC的延时装置，其特征在于，包括：缓存模块，所述缓存模块包括计数器，用于在写入数据时...

【专利技术属性】
技术研发人员：朱栋，彭敏，卢艺，
申请(专利权)人：常州大学，
类型：发明
国别省市：