执行错误检查以及刷写操作的存储器件和存储系统技术方案

本公开涉及执行错误检查以及刷写操作的存储器件和存储系统。存储器件包括自动错误检查刷写ECS控制电路，其被配置为基于刷新控制信号生成用于执行ECS操作的自动ECS命令。存储器件还包括突发ECS控制电路，其被配置为基于突发ECS命令以及ECS结束标志在每个设置周期生成用于执行ECS操作的内部突发ECS命令。存储器件还包括ECS地址生成电路，其被配置为通过对自动ECS命令或内部突发ECS命令的输入进行计数来生成用于ECS操作的ECS地址以及基于ECS地址的值生成ECS结束标志。地址的值生成ECS结束标志。地址的值生成ECS结束标志。

【技术实现步骤摘要】
执行错误检查以及刷写操作的存储器件和存储系统
[0001]相关申请的交叉引用
[0002]本申请要求于2021年12月9日提交的美国第63/287,877号临时专利申请的优先权，其通过引用被整体合并于此。

技术介绍

[0003]本公开涉及执行错误检查刷写(下文称之为“ECS”)操作的存储器件和存储系统。

技术实现思路

[0004]本公开的一些实施例涉及存储器件，其能够通过使用检测并校正数据中的错误的纠错码(ECC)来提高数据传输的可靠性。存储器件可以通过使用ECC实现的电路来识别存储在存储单元中的数据中的错误比特位的数量以及发生错误的存储单元的位置，并且可以执行将已校正错误的数据重写入到存储单元中的ECS操作。
[0005]在实施例中，存储器件可以包括：自动错误检查刷写(ECS)控制电路，其被配置为基于刷新控制信号生成用于执行ECS操作的自动ECS命令；突发ECS控制电路，其被配置为基于突发ECS命令和ECS结束标志在每个设置周期生成用于执行ECS操作的内部突发ECS命令；以及ECS地址生成电路，其被配置为通过对自动ECS命令或内部突发ECS命令的输入进行计数来生成用于ECS操作的ECS地址，以及基于ECS地址的值生成ECS结束标志。
[0006]在实施例中，存储系统可以包括存储器件，其被配置为当接收用于连续地执行错误检查刷写(ECS)操作的命令时，在每个设置周期执行ECS操作；当执行ECS操作时，顺序地增加ECS地址的值，以及从与ECS地址的值相对应的单元阵列中存储的码字生成弱单元信息。存储系统还可以包括存储控制器，其被配置为通过检测供应给存储器件的电源是否将被阻断来生成用于连续地执行ECS操作的命令以及接收并存储弱单元信息。
[0007]在实施例中，存储系统可以包括存储器件，其被配置为每当接收用于执行错误检查刷写(ECS)操作的命令时顺序地增加ECS地址的值，从与ECS地址的值相对应的单元阵列中存储的码字生成弱单元信息，以及基于ECS地址的值生成ECS结束标志。存储系统还可以包括存储控制器，其被配置为基于断电信号和ECS结束标志，在每个第一设置周期生成用于执行ECS操作的命令，以及接收并存储弱单元信息。断电信号可以通过检测供应给存储器件的电源是否将被阻断来生成。
附图说明
[0008]图1是示出根据本公开的实施例的存储系统的配置的框图。
[0009]图2是示出图1所示的存储控制器的示例配置的框图。
[0010]图3是示出图1所示的存储器件的示例配置的框图。
[0011]图4是示出图3所示的数据储存电路的示例配置的图。
[0012]图5是示出图3所示的ECS地址生成电路的示例配置的框图。
[0013]图6是用于描述通过图3所示的存储器件基于刷新控制信号执行的ECS操作的流程
图。
[0014]图7是用于描述通过图3所示的存储器件基于突发ECS命令执行的ECS操作的流程图。
[0015]图8是用于描述图1所示的存储系统中执行的ECS操作的流程图。
[0016]图9是示出根据本公开的另一个实施例的存储系统的配置的框图。
[0017]图10是示出图9所示的存储控制器的示例配置的框图。
[0018]图11是示出图9所示的存储器件的示例配置的框图。
[0019]图12是用于描述通过图11所示的存储器件基于ECS命令执行的ECS操作的流程图。
[0020]图13是用于描述在图9所示的存储系统中执行的ECS操作的流程图。
具体实施方式
[0021]在以下实施例的描述中，术语“预设”表示当在过程或算法中使用参数时，该参数的数值在之前决定。根据实施例，当启动过程或算法时，或者在执行过程或算法时，可以设置参数的数值。
[0022]用于在各个部件之间进行区分的、诸如“第一”和“第二”之类的术语并不被部件所限制。例如，第一组件可以被称为第二组件，反之亦然。
[0023]当一个部件被称为“耦接”或“连接”到另一个部件时，应当理解，部件可以彼此直接耦接或连接，或者通过介于其间的另一个部件彼此耦接或连接。另一方面，当一个部件被称为“直接耦接”或“直接连接”到另一个部件时，应当理解，部件彼此直接耦接或连接而没有另一个部件介于其间。
[0024]“逻辑高电平”和“逻辑低电平”用于描述信号的逻辑电平。具有“逻辑高电平”的信号与具有“逻辑低电平”的信号不同。例如，当具有第一电压的信号对应于具有“逻辑高电平”的信号时，具有第二电压的信号可以对应于具有“逻辑低电平”的信号。根据一个实施例，“逻辑高电平”可以被设置为高于“逻辑低电平”的电压。根据一个实施例，信号的逻辑电平可以被设置为不同的逻辑电平或相反的逻辑电平。例如，在不同的实施例中，可以将具有逻辑高电平的信号设置为具有逻辑低电平，并且在不同的实施例中，可以将具有逻辑低电平的信号设置为具有逻辑高电平。
[0025]在下文中，将通过实施例更详细地描述本公开的教导。实施例仅用于例示本公开的教导，而本公开的保护范围不限于实施例。
[0026]图1是示出根据本公开的实施例的存储系统100的配置的框图。如图1所示，存储系统100可以包括存储控制器110以及存储器件120。存储器件120可以包括多个单元阵列，数据DATA存储在多个单元阵列中。
[0027]存储控制器110可以包括错误检查刷写(ECS)控制电路111。存储控制器110可以生成使能存储器件120执行各种内部操作的命令CMD，诸如写入操作、读取操作、刷新操作、自刷新模式以及ECS操作。存储控制器110可以通过ECS控制电路111连续地生成用于执行ECS操作的命令CMD。当在维持向存储器件120供应电源的时间间隔内检查针对包括在存储器件120中的所有单元阵列的弱单元信息WC_INFO时，ECS控制电路111可以控制生成用于连续地执行ECS操作的命令CMD。弱单元信息WC_INFO可以包括关于至少一个单元阵列中存储的码字(图3中的CW)的错误比特位的数量以及存储已发生错误比特位的码字CW的单元阵列的位
置的信息。此外，ECS控制电路111可以通过检测供应给存储器件120的电源是否将被阻断来控制生成用于连续地执行ECS操作的命令CMD。
[0028]存储器件120可以包括自动ECS控制电路203、突发ECS控制电路205、数据储存电路207、ECS地址生成电路209、ECC逻辑电路21，以及ECS操作电路213。
[0029]存储器件120可以基于用于执行写入操作的命令CMD来执行接收来自存储控制器110的数据DATA以及将接收的数据存储在单元阵列中的写入操作。存储器件120可以基于用于执行读取操作的命令CMD来执行将存储在单元阵列中的数据DATA输出至存储控制器110的读取操作。存储器件120可以基于用于执行刷新操作的命令CMD来执行检测和放大存储在单元阵列中的数据DATA以及将放大的数据再存储到单元阵列中的刷新操作。此外，存储器件120可以基于用于进入自刷本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种存储器件，包括：自动错误检查刷写ECS控制电路，其基于刷新控制信号生成用于执行ECS操作的自动ECS命令；突发ECS控制电路，其基于突发ECS命令以及ECS结束标志在每个设置周期生成用于执行所述ECS操作的内部突发ECS命令；以及ECS地址生成电路，其：通过对所述自动ECS命令或所述内部突发ECS命令的输入进行计数来生成用于所述ECS操作的ECS地址，以及基于所述ECS地址的值来生成所述ECS结束标志。2.根据权利要求1所述的存储器件，其中：所述自动ECS控制电路每当所述刷新控制信号被接收预定的次数时来激活所述自动ECS命令，以及所述设置周期被设置为短于所述自动ECS命令被激活的周期。3.根据权利要求2所述的存储器件，还包括刷新控制电路，所述刷新控制电路在刷新命令被输入时或在自刷新模式中经过了刷新周期时，生成用于执行刷新操作的所述刷新控制信号。4.根据权利要求1所述的存储器件，其中，所述突发ECS控制电路从所述突发ECS命令被激活的时间到所述ECS结束标志被激活的时间，在每个设置周期激活所述内部突发ECS命令。5.根据权利要求4所述的存储器件，其中，所述突发ECS控制电路在基于所述刷新控制信号执行刷新操作的间隔期间，对所述内部突发ECS命令进行去激活。6.根据权利要求1所述的存储器件，其中，所述ECS地址生成电路：通过对所述自动ECS命令或所述内部突发ECS命令的输入进行计数而将所述ECS地址的值从所述ECS地址的开始值顺序地增加到所述ECS地址的结束值，以及当所述ECS地址具有所述结束值时，激活所述ECS结束标志。7.根据权利要求6所述的存储器件，其中，所述ECS地址生成电路：通过对所述自动ECS命令的输入进行计数而将所述ECS地址的值设置为接收的所述自动ECS命令的次数，以及当在每个设置周期接收所述内部突发ECS命令时，将所述ECS地址的值从所述接收的自动ECS命令的次数的下一个值顺序地增加到所述结束值。8.根据权利要求6所述的存储器件，其中：所述ECS地址包括与存储体相对应的ECS存储体地址、与所述存储体中包括的字线相对应的ECS行地址以及与所述存储体中包括的列线相对应的ECS列地址，以及所述ECS地址生成电路包括：ECS列地址生成电路，其：通过对所述自动ECS命令或所述内部突发ECS命令进行计数来顺序地增加所述ECS列地址的值，以及当所述ECS列地址的值与所述列线中的预定的列线相对应时，激活列结束标志；ECS行地址生成电路，其：
同步于所述列结束标志而顺序地增加所述ECS行地址的值，以及当所述ECS行地址的值与所述字线中的预定的字线相对应时，激活行结束标志；ECS存储体地址生成电路，其：同步于所述行结束标志而顺序地增加所述ECS存储体地址的值，以及当所述ECS存储体地址的值与所述存储体中的预定的存储体相对应时，激活存储体结束标志；以及ECS结束标志生成电路，其在所有所述列结束标志、所述行结束标志以及所述存储体结束标志都被激活时，激活所述ECS结束标志。9.根据权利要求1所述的存储器件，还包括：ECS操作电路，其：在基于所述自动ECS命令以及所述内部突发ECS命令中的一个执行所述ECS操作时，当至少一个单元阵列中存储的码字的错误比特位的数量大于阈值时生成内部弱单元信息，其中，所述内部弱单元信息包括关于所述至少一个单元阵列中存储的所述码字的所述错误比特位的数量以及所述至少一个单元阵列的位置的信息；以及寄存器，其：存储所述内部弱单元信息，以及基于寄存器读取命令来输出所述内部弱单元信息作为弱单元信息。10.一种存储系统，包括：存储器件，其：当接收用于连续地执行错误检查刷写ECS操作的命令时，在每个设置周期执行所述ECS操作；当执行所述ECS操作时，...

【专利技术属性】
技术研发人员：崔熙恩，郑会柱，金光淳，金智恩，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：