半导体器件的分离制造技术

本发明专利技术公开了一种制造半导体器件的方法。该方法包括提供其上设有多个外延层的衬底以及在保持外延层完整的情况下将衬底与外延层分离。这种方式保留了这些外延层的电气、机械和光学特性。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及半导体器件的分离，具体而言(但非排他地)，涉及在移除蓝宝石衬底之后的这种半导体器件的分离。
技术介绍
诸如发光二极管(LED)、激光二极管、光电探测器、晶体管以及开关等的GaN半导 体器件已被广泛应用。公知的应用包括(但不限于)交通信号、移动电话显示背光源、液晶 显示器(LCD)背光源、照相机的闪光灯等。制作用于LED、激光二极管或照明的氮化镓半导 体的生产率相对较低。另外，利用已知技术制作的半导体器件其光输出不是最优的。而且， 对于那些形成有第二衬底的半导体器件而言，由于翘曲和切割衬底原因，其管理第二衬底 具有极大的难度，尤其是在移除第一衬底之后。
技术实现思路
根据一个例示性的方面，提供了一种制作半导体器件的方法。该方法包括提供其 上设有多个外延层的衬底以及在保持所述多个外延层完整的情况下将所述衬底与所述多 个外延层分离。这保留了所述多个外延层的电气、机械和光学特性。 在分离衬底之后，可利用沟槽刻蚀来执行器件隔离的第一阶段。在衬底分离之后 可形成多个台面，所述沟槽刻蚀是沿着每个台面的边缘进行的。所述台面可形成在由所述 沟槽限定的区域。所述沟槽刻蚀可以刻透所述外延层。 在所述器件隔离的第一阶段之后，所述方法可还包括焊盘刻蚀。在焊盘刻蚀之后， 可执行芯片隔离的最后阶段。 在所述芯片隔离的第一阶段之前，可施加一层光刻胶层以在刻蚀工艺中保护所述 多个外延层的n型层的区域。继所述芯片隔离的第一阶段之后，第一绝缘层可被暴露在台 面周围，且光刻胶层可被去除。第二绝缘层可施加于所述第一绝缘层的被曝露的表面、所述 外延层的侧边以及所述外延层的中央，然后可实施焊盘刻蚀以移除所述第二绝缘层的至少 一部分以暴露所述外延层的部分表面。在所述第二绝缘层的被暴露的表面和所述外延层的 被暴露的表面的中央可施加另一光刻胶层，从而留下用于对所述外延层的被暴露的表面进 行刻蚀的间隙。可在所述间隙实施刻蚀以在所述外延层的被暴露的表面上形成表面结构。 所述另一光刻胶层可被去除并施加新的光刻胶层；可以实施刻蚀以暴露厚图案的端部。 在芯片隔离之后，可在所述n型层上形成n型欧姆接触阵列。 该方法可还包括在从所述多个外延层分离衬底之前，在所述多个外延层上形成至 少一个种子层；以及在所述至少一个种子层上形成外部层，所述外部层相对较厚，并且用作 选自由下列用于所述半导体器件的元件所组成的群组的至少其中之一 新衬底、结构支撑、 热沉、散热器、电流发散器和作为端子。 在形成所述至少一个种子层之前 可在所述多个外延层的p型层上施加p型金属欧姆接触层； 可在所述p型金属欧姆接触层和p型层上施加电介质层； 可将所述金属欧姆接触层上的电介质层去除；以及 可在所述电介质层和金属欧姆接触层上沉积所述至少一个种子层。 在沉积所述至少一个种子层之后并且在形成所述外部层之前，可在所述至少一个种子层上施加所述厚图案，其中所述外部层是形成于所述厚图案之间的。 根据另一个例示性的方面，本专利技术提供了一种制作半导体器件的方法。该方法包括提供其上设有多个外延层的衬底并施加图案。在所述图案之间形成外部层；所述外部层至少有O. 3mm厚，并且用作用于所述半导体器件的下列元件的至少其中之一 新衬底、结构支撑、热沉、散热器、电流发散器和作为端子。将所述衬底与所述多个外延层分离。所述外部层至少有lmm厚或至少有2mm厚。 所述图案的材料可以是一种不会粘附到所述外部层的材料，使得无须为了芯片分 离而切割所述外部层。将所述衬底从所述多个外延层分离可以是在保持所述多个外延层完 整的情况下进行的，其保留了所述多个外延层的电气、机械和光学特性。所述图案可定义所 述半导体器件的单个器件。 在施加所述图案之前，可在所述多个外延层上形成至少一个种子层，其中所述图 案是施加在所述至少一个种子层上的。在形成所述至少一个种子层之前，可在所述多个外 延层的P型层上施加P型金属欧姆接触层，可在所述P型金属欧姆接触层和P型层上施加 电介质层。可将所述金属欧姆接触层上的电介质层去除。可在所述电介质层和金属欧姆接 触层上沉积所述至少一个种子层。 附图简要说明 为了全面理解本专利技术并容易地将本专利技术投入实用，现在将通过非限制性示例结合 附图来描述本专利技术的优选实施例。 在附图中 附图说明图1是在制作工艺的第一阶段的半导体的不依比例的横截面示意图； 图2是在制作工艺的第二阶段的半导体的不依比例的横截面示意图； 图3是在制作工艺的第三阶段的半导体的不依比例的横截面示意图； 图4是在制作工艺的第四阶段的半导体的不依比例的横截面示意图； 图5是在制作工艺的第五阶段的半导体的不依比例的横截面示意图； 图6是在制作工艺的第六阶段的半导体的不依比例的横截面示意图； 图7是在制作工艺的第七阶段的半导体的不依比例的横截面示意图； 图8是在制作工艺的第八阶段的半导体的不依比例的横截面示意图； 图9是在制作工艺的第九阶段的半导体的不依比例的横截面示意图； 图10是在制作工艺的第十阶段的半导体的不依比例的横截面示意图； 图11是在制作工艺的第十一阶段的半导体的不依比例的横截面示意图； 图12是在制作工艺的第十二阶段的半导体的不依比例的横截面示意图； 图13是在制作工艺的第十三阶段的半导体的不依比例的横截面示意图； 图14是在制作工艺的第十四阶段的半导体的不依比例的横截面示意图； 图15是在制作工艺的第十五阶段的半导体的不依比例的横截面示意图；以及 图16是在制作工艺的第十六阶段的半导体的不依比例的横截面示意具体实施例方式下文描述的GaN器件是由外延晶片制作的，其中外延晶片由蓝宝石衬底上的薄半 导体层(称为外延层)的叠层构成。外延层的组分和厚度根据晶片设计而定，其决定了由 该晶片制成的器件所发出的光的颜色(波长)。通常会在蓝宝石衬底上首先沉积一层薄缓 冲层，其厚度通常在10到30纳米范围内，可以是AIN或者GaN。本说明书不对该层做描述 或图示。在薄缓冲层的顶面可以形成另一层缓冲层，其可以是相对厚的缓冲层。另一缓冲 层的厚度可以在l至7微米的范围内。在相对厚的缓冲层上形成有其他层，例如，GaN层、 AIGaN层、InN层、InGaN层、AIGalnN层等。为了达到高晶片质量，通常在缓冲层上沉积n型 层，接着是有源区。最后，沉积P型掺杂层。有源区通常是由单个量子阱或多个量子阱构成 的双异质结构，其用于产生光。但其也可以是其它形式，例如量子点。外延层的沉积通常是 利用金属有机化学气相沉积法(M0CVD)或分子束外延法(MBE)进行。外延层的厚度是在几 纳米至几微米的范围内。 本工艺是在氮化镓(GaN)的n型层3、量子阱或有源层2和GaN的p型层1已施加 于蓝宝石衬底4之后开始。为简化说明，n型层3包括有源层2下面的所有层，包括两个缓 冲层和其它上述提到的层。P型层1厚度相对较薄 一通常不超过、但优选地小于1微米。P 型金属层5然后施加于p型层1上。p型金属层5可以是镍金(NiAu)或其他合适的金属， 且优选地相对较薄使其为透明的。可选择地，其可以是反射式的。更具体而言，其作为一个 扩散阻挡层以防止向外延层1、2和3中的扩散或将这种扩散降至最低。 然后利用标准光刻本文档来自技高网...

【技术保护点】
一种制造半导体器件的方法，包括：提供衬底，所述衬底上设有多个外延层；以及在保持所述多个外延层完整的情况下将所述衬底与所述多个外延层分离，以保留所述多个外延层的电气、机械和光学特性。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：康学军，袁述，林卉敏，林世鸣，
申请(专利权)人：霆激技术有限公司，
类型：发明
国别省市：SG[新加坡]