一种基于RISC-V指令集拓展的加速计算装置及方法制造方法及图纸

本申请提供了一种基于RISC

【技术实现步骤摘要】
一种基于RISC
‑
V指令集拓展的加速计算装置及方法


[0001]本申请涉及计算机
，尤其涉及一种基于RISC
‑
V指令集拓展的加速计算装置及方法。

技术介绍

[0002]以CNN为代表的深度学习算法是人工智能领域的新兴研究方向之一，近年来不断取得突破进展，在图像识别、语音识别等领域获得广泛应用。
[0003]目前，很多终端设备都有智能化的需求，这使得CNN在嵌入式和IoT终端设备上被大量部署应用。但是，目前主流的CNN网络模型较大，计算量较高，难以直接部署在资源极其有限的嵌入式和IoT设备上。
[0004]目前主流的CNN模型的计算量以及参数量都十分庞大，导致模型在运行过程中需要占用大量内存，同时消耗超高算力，而嵌入式设备的资源极其有限，难以满足以上两个要求，因而限制了主流的CNN模型在嵌入式终端设备的部署。

技术实现思路

[0005]本申请实施例提供了一种基于RISC
‑
V指令集拓展的加速计算装置及方法，以解决现有的CNN模型的计算量以及参数量都十分庞大，导致模型在运行过程中需要占用大量内存，同时消耗超高算力技术问题。
[0006]本申请第一方面提供了一种基于RISC
‑
V指令集拓展的加速计算装置，包括：
[0007]RISC
‑
V微处理器核模块，通过AXI总线与AXI互联设备相连接，被配置为控制量化神经网络的读写，存储指令和小规模数据，进行取指操作，并生成自定义指令；<br/>[0008]协处理器核模块，与所述RISC
‑
V微处理器核模块通信连接，通过所述AXI总线与所述AXI互联设备相连接，被配置为执行来自所述RISC
‑
V微处理器核模块发送的自定义指令；
[0009]存储模块，通过所述AXI总线与所述AXI互联设备相连接，其中，所述存储模块包括：
[0010]DDR存储器，被配置为存储大批量的用于生成自定义指令的量化神经网络参数；
[0011]DDR控制器，被配置为控制DDR存储器的读写。
[0012]在一些实施例中，所述协处理器核模块，包括：
[0013]译码单元，被配置为对所述RISC
‑
V微处理器核模块发送的自定义指令进行译码，如果输入的自定义指令被所述协处理器核模块支持，则发送自定义指令至状态单元；
[0014]状态单元，与所述译码单元通信连接，被配置为根据译码后的指令ID进入该指令对应的一个指令状态；
[0015]执行单元，与所述状态单元通信连接，被配置为生成并输出指令状态对应的计算结果。
[0016]在一些实施例中，所述状态单元包括：
[0017]第一状态单元，被配置为当自定义指令为labuf指令时，将labuf指令通过所述AXI
总线从所述存储模块中读取数据，将rs1中指示的首地址对应的连续的数据写入片上分配的空间buffer_a；buffer_a存储的低3位被定义为量化位宽选择信号，labuf指令通过rs2中指示的首地址读取量化位宽选择信号；
[0018]第二状态单元，与所述第一状态单元通信连接，被配置为当自定义指令为lbbuf指令时，将lbbuf指令通过所述AXI总线从所述存储模块中读取数据，将rs1中指示的首地址对应的连续的数据写入片上分配空间的buffer_b；
[0019]第三状态单元，与所述第二状态单元通信连接，被配置为当自定义指令为matrix指令时，将matrix指令从buffer_a读取量化位宽后，将buffer_a和buffer_b的数据经过MUX补零后输入脉动阵列计算矩阵乘法并在累加后存入输出buffer；
[0020]第四状态单元，被配置为当自定义指令为sbuf指令时，将sbuf指令通过所述AXI总线将outputbuffer中的数据写入rs1中指示的首地址对应的连续的所述DDR存储器中。
[0021]在一些实施例中，所述执行单元包括：
[0022]加速器，被配置为进行多精度量化神经网络计算；
[0023]其中加速器包括：参数化可配置的脉动阵列、2个用于暂存输入数据的片上存储空间buffer_a和buffer_b，1个用于暂存输出数据的片上存储空间outputbuffer，1个累加器，1个用于控制数据输入的计数器和2个用于在数据进入脉动阵列前进行数据排布和补零的MUX。
[0024]在一些实施例中，所述脉动阵列由多个同构的PE单元组成。
[0025]在一些实施例中，所述PE单元由1个乘累加器和若干选通与时序逻辑组成，其中，所述乘累加器由一个多精度乘法树和一个累加器组成，被配置为计算多精度乘法与加法。
[0026]本申请第二方面提供了一种基于RISC
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V指令集拓展的加速计算方法，应用于上述任一项所述的一种基于RISC
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V指令集拓展的加速计算装置，包括：
[0027]基于RISC
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V微处理器核模块控制量化神经网络的读写，存储指令和小规模数据，进行取指操作，并生成自定义指令；
[0028]基于协处理器核模块执行RISC
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V微处理器核模块发送的自定义指令；
[0029]基于存储模块的DDR存储器存储大批量的用于生成自定义指令的量化神经网络参数并通过DDR控制器控制DDR存储器的读写。
[0030]在一些实施例中，所述的一种基于RISC
‑
V指令集拓展的加速计算方法，还包括：
[0031]扩展指令在RISC
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V微处理器核模块中被识别为自定义指令后进入协处理器核模块的译码单元进行译码，如果输入的指令被协处理器核模块支持，则开始处理该条指令，状态单元根据译码后的指令ID进入该指令对应的一个指令状态，进入每个指令状态时，状态单元均会发送指令开始信号给执行单元；每条指令结束后，执行单元均会发送指令结束信号给状态单元，状态单元收到结束信号后转为空闲状态IDLE，状态单元等待下一条指令输入。
[0032]在一些实施例中，所述的一种基于RISC
‑
V指令集拓展的加速计算方法，还包括：
[0033]基于执行单元加速器的参数化可配置的由多个PE单元组成的脉动阵列、2个用于暂存输入数据的片上存储空间buffer_a和buffer_b，1个用于暂存输出数据的片上存储空间output buffer，1个累加器，1个用于控制数据输入的计数器和2个用于在数据进入脉动阵列前进行数据排布和补零的MUX生成并输出指令状态对应的计算结果。
[0034]在一些实施例中，PE单元的核心为多精度乘法树。
[0035]本申请实施例提供了一种基于RISC
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V指令集拓展的加速计算装置与方法，包括：RISC
‑
V微处理器核模块，通过AXI总线与AXI互联设备相连接，被配置为控本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于RISC
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V指令集拓展的加速计算装置，其特征在于，包括：RISC
‑
V微处理器核模块(1)，通过AXI总线与AXI互联设备相连接，被配置为控制量化神经网络的读写，存储指令和小规模数据，进行取指操作，并生成自定义指令；协处理器核模块(2)，与所述RISC
‑
V微处理器核模块(1)通信连接，通过所述AXI总线与所述AXI互联设备相连接，被配置为执行来自所述RISC
‑
V微处理器核模块(1)发送的自定义指令；存储模块(3)，通过所述AXI总线与所述AXI互联设备相连接，其中，所述存储模块(3)包括：DDR存储器(31)，被配置为存储大批量的用于生成自定义指令的量化神经网络参数；DDR控制器(32)，被配置为控制DDR存储器(31)的读写。2.根据权利要求1所述的一种基于RISC
‑
V指令集拓展的加速计算装置，其特征在于，所述协处理器核模块(2)，包括：译码单元(21)，被配置为对所述RISC
‑
V微处理器核模块(1)发送的自定义指令进行译码，如果输入的自定义指令被所述协处理器核模块(2)支持，则发送自定义指令至状态单元(22)；状态单元(22)，与所述译码单元(21)通信连接，被配置为根据译码后的指令ID进入该指令对应的一个指令状态；执行单元(23)，与所述状态单元(22)通信连接，被配置为生成并输出指令状态对应的计算结果。3.根据权利要求2所述的一种基于RISC
‑
V指令集拓展的加速计算装置，其特征在于，所述状态单元(22)包括：第一状态单元(221)，被配置为当自定义指令为labuf指令时，将labuf指令通过所述AXI总线从所述存储模块(3)中读取数据，将rs1中指示的首地址对应的连续的数据写入片上分配的空间buffer_a；buffer_a存储的低3位被定义为量化位宽选择信号，labuf指令通过rs2中指示的首地址读取量化位宽选择信号；第二状态单元(222)，与所述第一状态单元(221)通信连接，被配置为当自定义指令为lbbuf指令时，将lbbuf指令通过所述AXI总线从所述存储模块(3)中读取数据，将rs1中指示的首地址对应的连续的数据写入片上分配空间的buffer_b；第三状态单元(223)，与所述第二状态单元(222)通信连接，被配置为当自定义指令为matrix指令时，将matrix指令从buffer_a读取量化位宽后，将buffer_a和buffer_b的数据经过MUX补零后输入脉动阵列计算矩阵乘法并在累加后存入输出buffer；第四状态单元(224)，被配置为当自定义指令为sbuf指令时，将sbuf指令通过所述AXI总线将output buffer中的数据写入rs1中指示的首地址对应的连续的所述DDR存储器(31)中。4.根据权利要求1所述的一种基于RISC
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【专利技术属性】
技术研发人员：王中风，黄龙威，方超，林军，
申请(专利权)人：南京大学，
类型：发明
国别省市：