本发明专利技术公开了一种基于ＦＰＧＡ的固态功率控制器反时限过电流保护装置，主要解决现有反时限过电流保护装置可靠性差、功耗大、精度低和抗强电磁干扰性能差的问题。本发明专利技术是在ＦＰＧＡ内部设置时钟管理模块、多路数据寄存器组模块、ＦＳＭ控制模块、反时限过电流保护模块和输出控制模块，多路数据寄存器组模块接收ＦＳＭ控制模块地址信号，并输出数据到ＦＳＭ控制模块，ＦＳＭ控制模块对数据判决，判决后的数据进入反时限过电流保护模块，反时限过电流保护模块计算的结果返回ＦＳＭ控制模块，ＦＳＭ控制模块对返回数据进行比较，比较结果送给输出控制模块，该模块输出控制信号到外界电路，时钟管理模块为各模块提供工作时钟。本发明专利技术具有精度高、可靠性强、抗强电磁干扰和功耗低等优点。
【技术实现步骤摘要】
本专利技术属于电子电路
，涉及固态功率控制，尤其是一种反时限过电流保护系统，可用于工业监控，电子负载保护，以及飞机航天航空等多个领域。
技术介绍
固态功率控制器是基于半导体的一种电路负载监控系统，它从电路负载采集电流数据，然后根据电流值来判断负载工作是否正常。当检测到流过负载的电流大于某个固定的额定值时，它会根据电流值大小对负载进行相应的延迟关断，避免负载因过流而被损坏，实现反时限控制。目前，固态功率控制器反时限保护方法有以下两种现有技术一，基于模拟电路的反时限控制，早期采用电磁型继电器实现反时限特性，后来使用整流型继电器实现。它的实现方法由运算放大器构成过流电参量形成回路，检测判断电路及延时电路组成，检测判断电路为整定电参量输出与过流电参量输出一同接入放大器的输入端，输出端接后级放大电路中延时电路的电容充放电路中线路通断开关，两级放大器均接有可调反馈电阻，用以调整启值及时间基值，如能源部南京自动化研究所提出的专利申请号为90211518的反时限过流器，就是用上述方法实现的。由于这种方法的反时限控制是有电阻和电容值来确定的，存在的缺点:精度低、可靠性差，功耗大等，从而限制了它的应用；现有技术二，是基于单片机的控制器，包括单片机、由第一电阻R1和电容C1组成的RC充放电回路以及二极管V1，所述RC充放电回路连接二极管V1的负极，所述二极管Vl正极连接所述单片机的模/数转换(A/D)端口，所述二极管V1的正极同时通过第二电阻R2连接到单片机电源输入端(VCC)。利用单片机应用系统中单片机的模/数转换端口对RC放电时间检测进而结合单片机软件设计来判断单片机系统断电时间，使得单片机系统断电又重新上电后可以由软件根据所述模/数转换口转换结果判断系统断电时间，由于单片机无法进行大量的运算，因此多采用查表法来实现，即事先将式中的数值计算好，以表格形式存放在程序存储器EPROM中，根据电流值直接在存储器里面直接取值，从存储器读取的值就是关断的时间。如广东科龙电器股份有限公司提出的专利号200420071350的一种单片机系统断电保护电路，就是基于这种方法实现的，这种方法的缺点是稳定性不够高，精度不够高，灵活性差，抗电磁干扰性能比较差。
技术实现思路
本专利技术的目的在于克服上述已有技术的缺点，提出一种基于FPGA的固态功率控制器反时限过电流保护系统及方法，以减少反时限过流保护系统的功耗，提高处理速度和精度，增强稳定性和抗干扰能力。为了实现上述目的，本专利技术的反时限过电流保护装置包括-多路数据寄存器组模块用于对外界多路数据进行分组，以区分不同路数的数据，接收FSM控制模块输入的地址信号，同时向FSM控制模块输出数据；FSM控制模块用于接收多路数据寄存器组输出的数据，送给反时限过电流保护模块，并接收反时限过电流模块计算得到的数据，与基准值进行比较，判决是否执行关断命令，输出控制信号；反时限过电流保护模块利用FSM输入的数据、系数和控制信号完成相应的乘法，加法和锁存计算，并向FSM控制模块传输计算结果；输出控制模块接收FSM控制模块发出的控制信号，输出给FPGA外界电路；时钟管理模块为整个FPGA工作模块提供工作时钟；该FSM控制模块分别与多路数据寄存器组、反时限过电流保护模块双向连接，并与输出控制模块单向连接。所述的多路数据寄存器组模块同时与外界A/D采样数据输出端口相连接，接收外界数据。所述的时钟管理模块主要由时钟处理子模块、延迟锁相子模块和分频子模块组成，时钟处理子模块与外界时钟相连接，稳定外界时钟信号，时钟处理子模块输出时钟信号，为ip核提供工作时钟，同时输出给分频模块；分频模块1J出分频时钟信号给延迟锁相模块，延迟锁相模块完成时钟锁相锁频，并输出时钟信号。所述的反时限过电流保护模块采用3个12X12的乘法器、4个14X24乘法器、 一个39比特带符号位的累加器和一个锁存器，这些乘法器和累加器的工作时钟为顿HZ。所述的FSM控制模块包括block—ram子块和有限状态机子模块，该有限状态机子模块接收多路数据寄存器组的数据，对接收到的数据进行比较、判决，并把5判决数据送给反时限过电流保护模块，该block_ram子块里存储有每路信号的累加和，有限状态机从block一ram里读取累加和，用累加和与反馈回的值累加，累加后的值与基准值进行比较判断，若累加后的值小于基准值，则把累加后的值送入block_ram子块，若累加后的值大于基准值，有限状态机输出关断信号，并将block—ram清空。本专利技术的优点在于(1) 由于使用反时限过电流保护模块采用的乘法器和加法器都是ip核，ip核的处理周期是2个时钟周期，所以运算速度快，实时性强；(2) 由于FSM控制模块采用了有限状态机子模块，故模块结构简洁，并用有限状态机的锁存功能，使FPGA的功耗降低；(3) 由于FPGA内设置了多路数据寄存器组模块，充分利用FPGA并行处理数据的特殊结构，能够满足对多路负载信号实时处理需求，体积小，成本低；(4) 由于FPGA内设置了时钟管理模块，为FPGA提供高稳定工作时钟，减少了因时钟抖动而造成的FPGA工作不稳定；(5) 由于输出控制模块直接与FSM控制模块直接相连，因而能够及时响应关断控制信号，实时性强。(6) 由于本专利技术的模块均在FPGA内完成，所以对FPGA擦除和改写即可完成对系统的升级；且具有抗强电磁干扰、稳定性强、可靠性高等特点；附图说明图1是本专利技术的总体结构框图2是本专利技术时钟管理模块框图3是本专利技术的多路数据寄存器组模块框图4是本专利技术的FSM控制模块框图5是本专利技术的反时限过电流流保护模块框图；图6是本专利技术的输出控制模块框图。具体实施例方式本专利技术的具体实现是在FPGA内部完成，该FPGA使用xilinx公司的virtex系列的xcv300，以下所描述用的寄存器是由LUT拼接而成的，加法器和乘法器是采用xilinx公司提供的核，且它们的工作频率均为40MHZ，每完成一次运算都是所需两个时钟周期，加法器为有符号的加法器，乘法器为整数相乘，所用的比较器，锁存器，有限状态机和计数器都是基于FPGA的LUT，flip—flop,slice拼接而成，存储 器是FPGA内嵌的block—ram块，每个block_ram块大小为4Kbit，整个FPGA的 工作时钟为1.818181MHZ。反时限过电流保护算法的基本原理是输电线路反时限过电流保护特性曲线方程的数学表达式为/ = , 、e ,，其中C为反时限特性常数，当C-0.02为一般反时限；C=1为非常反时限；C-2为极度反时限；/^为额定工作电压，/为实际工作的等效电压，k为反时限常数t为反时限过电流保护动作时间，当/<:是，t为负值,表面反时限保护不动作，只有当/>^时，t为正，反时限过电流保护才可能动作，用matlab将反时限方程拟合成分段二次函数 2(7.4166/2-14.019/5.804//) 2 8004.78/尸2 丄=式(1)J)(3.3535/2 +2,6294/*々一l 1.4453//)28004.78/尸2 丄=(2,4式(2)7尸2(1.9766/2 +13.791/*/p — 34.4443//)28004.78/尸2丄=(4，8]式(3)乂尸/p本文档来自技高网...
【技术保护点】
一种基于ＦＰＧＡ的固态功率控制器反时限过电流保护装置，包括： 多路数据寄存器组模块：用于对外界多路数据进行分组，以区分不同路数的数据，接收ＦＳＭ控制模块输入的地址信号，同时向ＦＳＭ控制模块输出数据； ＦＳＭ控制模块：用于接收多路 数据寄存器组输出的数据，送给反时限过电流保护模块，并接收反时限过电流模块计算得到的数据，与基准值进行比较，判决是否执行关断命令，输出控制信号； 反时限过电流保护模块：利用ＦＳＭ输入的数据和系数信号完成相应的乘法，加法和锁存计算，并向Ｆ ＳＭ控制模块反馈回计算结果； 输出控制模块：接收ＦＳＭ控制模块发出的控制信号，输出给ＦＰＧＡ外界电路； 时钟管理模块：为整个ＦＰＧＡ工作模块提供工作时钟； 所述的ＦＳＭ控制模块分别与多路数据寄存器组、反时限过电流保护模块双 向连接，并与输出控制模块单向连接。
【技术特征摘要】
【专利技术属性】
技术研发人员：相征，刘校伟，冀晗，任鹏，徐连军，
申请(专利权)人：西安电子科技大学，
类型：发明
国别省市：87[中国|西安]
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