一种双总线的视觉处理芯片架构制造技术

本发明专利技术涉及集成电路中视觉信息处理芯片的结构设计领域，公开了一种双总线的视觉处理芯片架构。它包括：第一总线、第二总线、连接在第一总线上的视觉计算和决策模块、连接在第一总线上的第一存储器、连接在第二总线上的特征组合和模式生成模块、连接在第二总线上的图像特征提取模块、连接在第二总线上的第二存储器、以及连接第一总线和第二总线的桥接电路。

【技术实现步骤摘要】

本专利技术涉及集成电路中视觉信息处理芯片的结构设计领域，特别涉及一 种双总线的视觉处理芯片架构。
技术介绍
随着大规模集成电路设计的发展，片上系统(System on a Chip, SoC) 技术应运而生。IP核(Intellectual Property, IP)复用是实现SoC的重要 方式。其中，片上总线是IP核互连的关键技术。它的提出有效解决了 IP核 移植复用和系统设计验证等问题。对于视觉处理芯片，如何将机器视觉和小 体积、低功耗的硬件系统结合，设计具有视觉感知和图像处理功能的视觉芯 片，是当前视觉与智能信息处理领域的研究热点。根据视觉处理的特点，研究通用的视觉芯片有着重要的意义。现有视觉 处理芯片主要采用单总线结构(Jason Schlessman， "Heterogeneous Mpsoc Architectures for Embedded Computer Vision,，，)或者流7jC线式处理方式(Chih-Chi Cheng, "iVisual: An Intelligent Visual Sensor SoC With 2790 fps CMOS Image Sensor and 205 G0PS/W Vision Processor,，，)。参照图1， 为目前广泛使用的单总线SoC结构，使用一条系统总线连接各种IP核。参照 图2，是一种典型的为实现视觉处理算法而设计的芯片结构。它的特点是由同 步逻辑(Synchronization Logic)部分控制光流(Optical Flow)和背景减 除(Background Subtraction)这两个视觉处理专用IP核；处理器局部总线(Processor Local Bus, PLB)连接PPC405、同步动态随机存储器(Synchronous Dynamic Random Access Memory, SDRAM)和同步逻辑部分负责整体系统的通 信。这种结构的最大问题是存储器的带宽影响了整个系统的性能和处理效率。 参照图3，为一种智能视觉感受器SoC结构。它的特点是使用流水线结构和片3内存储器进行视频分析处理。在片内存储空间不能满足需求时，可以通过外 部总线连接外部存储器。这种结构各IP核间的数据相关性比较强，芯片的性能会受较大影响；并且在视觉处理方面的通用性不强。综上所述，目前的视觉处理芯片结构主要存在以下问题存储器带宽不足、可扩展性差、平均通信效率低、单一时钟等，不能很好地满足实际视觉 处理的要求。
技术实现思路
针对上述技术问题，专利技术人在对视觉计算任务和图像处理进行分析后发现，影响视觉处理芯片性能的主要原因在于视觉处理中各模块功能的差异 大，计算复杂度的差距大，以及各模块对实时性要求不同，因此将这些差别 较大的模块连接在同一总线上，必然会产生各种难以解决的问题。本专利技术的目的在于提供一种双总线的视觉处理芯片架构，将功能差别较 大的模块连接在不同总线上，使视觉处理中不同层次的计算分离，任务级并 行，以增强芯片系统的灵活性和数据处理能力。为了达到上述目的，本专利技术采用以下技术方案予以实现。一种双总线的视觉处理芯片架构，其特征在于，包括第一总线、第二 总线、连接在第一总线上的视觉计算和决策模块、连接在第一总线上的第一 存储器、连接在第二总线上的特征组合和模式生成模块、连接在第二总线上 的图像特征提取模块、连接在第二总线上的第二存储器、以及连接第一总线 和第二总线的桥接电路；所述图像特征提取模块，对视频信号进行校正和滤波、特征图提取、下 采样和非均匀采样，完成视觉处理中的底层处理；所述特征组合和模式生成模块，对各特征图进行计算和重新组合，生成 视觉计算所需模式，完成视觉处理中的中层处理；所述视觉计算和决策模块，根据视觉计算模式进行识别和决策，执行视 觉计算的决策，完成视觉处理中的高层处理。本专利技术的进一步改进和特点在于所述图像特征提取模块、特征组合和 模式生成模块、视觉计算和决策模块共同连接有一个寄存器组，所述寄存器 组存放上述三个模块的系统信息和交互信息。本专利技术的更进一步改进在于所述视觉计算和决策模块与所述寄存器组 之间设置有中断产生器，所述图像特征提取模块与所述特征组合和模式生成 模块的中断请求通过所述寄存器组和中断产生器输入所述视觉计算和决策模 块，与所述视觉计算和决策模块保持同步。本专利技术利用双总线实现了一种多核、任务级并行的视觉处理芯片架构及 其工作机制；图像特征提取模块，完成视觉处理中的底层处理，对视频信号 进行校正和滤波(如伽玛校正、高斯滤波)，特征图提取(如边缘、角点、 肤色提取)，下采样和非均匀采样；特征组合与模式生成模块，完成视觉处理 中的中层处理，对各特征图进行计算和重新组合(如帧差，直方图统计)， 生成视觉计算所需模式(如人脸模板)；视觉计算与决策模块，完成视觉处 理中的高层处理，根据视觉计算模式进行识别和决策(如人脸识别)，执行 视觉计算的决策(如控制摄像头转动)。这种结构分离了视觉处理的三个过 程，并利用两个存储器分别挂接在不同总线上，同时解决存储器带宽不足、 可扩展性差、平均通信效率低等问题。同时，本专利技术中，利用图像特征提取模块、特征组合和模式生成模块、 视觉计算和决策模块共同连接一个寄存器组，寄存器组存放上述三个模块的 系统信息和交互信息，可以实现相互间的通信与同步；在视觉计算和决策模 块与寄存器组之间设置有中断产生器，图像特征提取模块与所述特征组合和模式生成模块的中断请求通过寄存器组和中断产生器输入视觉计算和决策模 块，使相互间同步功能更完善。附图说明图1为典型SoC结构示意图2为典型的单总线视觉处理芯片结构示意图；图3为流水方式视觉处理芯片结构示意图； 图4为本专利技术双总线的视觉处理芯片架构的示意图； 图5为图4的优化架构示意图； 图6为一种基于图4的优化架构的实例示意图； 图7为图6实例的帧结构的存储示意图。具体实施例方式下面结合附图说明和具体实施方式对本专利技术做详细说明。 参照图4，本专利技术双总线的视觉处理芯片架构，主要包括第一总线、第 二总线、连接在第一总线上的视觉计算和决策模块、连接在第一总线上的第 一存储器、连接在第二总线上的特征组合和模式生成模块、连接在第二总线 上的图像特征提取模块、连接在第二总线上的第二存储器、以及连接第一总 线和第二总线的桥接电路。图像特征提取模块，对视频信号进行校正和滤波、特征图提取、下采样 和非均匀采样，完成视觉处理中的底层处理。特征组合和模式生成模块，对 各特征图进行计算和重新组合，生成视觉计算所需模式，完成视觉处理中的 中层处理。视觉计算和决策模块，根据视觉计算模式进行识别和决策，执行 视觉计算的决策，完成视觉处理中的高层处理。桥接电路在视觉计算和决策 模块需要下层数据时，作为第二总线的主设备从第二存储器中读取数据，经 控制通过第一总线的从设备接口电路写入第一存储器中。桥接电路的数据传 送是单向的，只能从第二存储器中读取写入第一存储器。参照图5，为本专利技术的优化架构。相对与图4的芯片架构，该优化架构中，图像特征提取模块、特征组合和模式生成模块、视觉计算和决策模块共同连 接有一个寄存器组，寄存器组存放上述三个模块的系统信息和交互信息。比如图像传输使能寄存器由视本文档来自技高网...

【技术保护点】
一种双总线的视觉处理芯片架构，其特征在于，包括：第一总线、第二总线、连接在第一总线上的视觉计算和决策模块、连接在第一总线上的第一存储器、连接在第二总线上的特征组合和模式生成模块、连接在第二总线上的图像特征提取模块、连接在第二总线上的第二存储器、以及连接第一总线和第二总线的桥接电路；　所述图像特征提取模块，对视频信号进行校正和滤波、特征图提取、下采样和非均匀采样，完成视觉处理中的底层处理；　所述特征组合和模式生成模块，对各特征图进行计算和重新组合，生成视觉计算所需模 式，完成视觉处理中的中层处理；　所述视觉计算和决策模块，根据视觉计算模式进行识别和决策，执行视觉计算的决策，完成视觉处理中的高层处理。

【技术特征摘要】

【专利技术属性】
技术研发人员：梅魁志，张斌，郭青，赵晨，刘传银，李宇海，雷浩，
申请(专利权)人：西安交通大学，
类型：发明
国别省市：87[中国|西安]