多晶硅刻蚀方法技术

本发明专利技术提供了一种多晶硅刻蚀方法，包括步骤：提供衬底，在衬底上依次形成多晶硅层和硬掩模层，硬掩模层表面形成有凹陷结构；在硬掩模层上形成抗反射涂层；以硬掩模层为刻蚀停止层对抗反射涂层进行刻蚀，且刻蚀完成后，凹陷结构中残留有抗反射涂层；以凹陷结构中的抗反射涂层作为掩模，对硬掩模层进行第一次刻蚀，以去除凹陷结构外的设定厚度的硬掩模层；对硬掩模层进行第二次刻蚀形成图案化硬掩模层，并以图案化硬掩模层为掩模对多晶硅层进行刻蚀，以形成图案化多晶硅栅极。本发明专利技术提供的方法，可对硬掩模层上的凹陷结构进行平坦化，从而提高了硬掩模层的平整度，有效避免了多晶硅残留和有源区损伤，并提高了多晶硅刻蚀工艺窗口。并提高了多晶硅刻蚀工艺窗口。并提高了多晶硅刻蚀工艺窗口。

【技术实现步骤摘要】
多晶硅刻蚀方法


[0001]本专利技术涉及半导体制造
，具体涉及多晶硅刻蚀方法。

技术介绍

[0002]半导体制造中，多晶硅刻蚀工艺用于形成图案化多晶硅栅极。现有工艺中，在刻蚀形成图案化多晶硅栅极的器件结构表面会出现多晶硅残留物和有源区损伤缺陷(AApitting)。如图1和图2所示，分别为形成图案化多晶硅栅极020的衬底010表面的扫描电镜图。图1中，在图案化多晶硅栅极020周围的衬底010上出现多晶硅残留物017；图2中，在图案化多晶硅栅极020周围的衬底010中出现有源区损伤缺陷018。
[0003]实际工艺中，可对多晶硅刻蚀工艺窗口进行控制，以尽量减少多晶硅残留物017和有源区损伤缺陷018的形成，但效果并不理想，而且此方法会导致多晶硅刻蚀工艺窗口太小。

技术实现思路

[0004]本专利技术旨在解决多晶硅刻蚀工艺中形成多晶硅残留物和有源区损伤缺陷的问题。
[0005]为解决上述问题，本专利技术提供一种多晶硅刻蚀方法，至少包括以下步骤：
[0006]提供衬底，在衬底上依次形成多晶硅层和硬掩模层，硬掩模层的表面形成有凹陷结构；
[0007]在硬掩模层上形成抗反射涂层，抗反射涂层至少填满凹陷结构；
[0008]以硬掩模层作为刻蚀停止层对抗反射涂层进行刻蚀，且刻蚀完成后，凹陷结构中残留有抗反射涂层；
[0009]以凹陷结构中的抗反射涂层作为掩模，对硬掩模层进行第一次刻蚀，以去除凹陷结构外的设定厚度的硬掩模层，设定厚度不超过凹陷结构的高度；
[0010]对硬掩模层进行第二次刻蚀，以形成图案化硬掩模层，并以图案化硬掩模层为掩模对多晶硅层进行刻蚀，以形成图案化多晶硅栅极。
[0011]优选地，对抗反射涂层进行的刻蚀包括干法刻蚀，其工艺气体包括CF4，工艺参数包括：气体流量为50sccm～100sccm，射频功率为200W～300W，偏压为200V～300V，刻蚀时间为30s～40s。
[0012]优选地，第一次刻蚀包括干法刻蚀，其工艺气体包括CF4、CH2F2和He的混合气体，工艺参数包括：CF4流量为50sccm
‑
100sccm，CH2F2流量为10sccm～30sccm，He流量为200sccm～500sccm，射频功率为150W～200W，偏压为500V～700V，刻蚀时间为5s～15s。
[0013]优选地，在对抗反射涂层进行刻蚀的步骤之前，多晶硅刻蚀方法还包括：对抗反射涂层进行第一次硬化处理。
[0014]优选地，第一次硬化处理包括等离子体处理，其工艺气体包括HBr，工艺参数包括：气体流量为50sccm～150sccm，射频功率为800W～1200W，时间为5s～10s。
[0015]优选地，在对硬掩模层进行第一次刻蚀的步骤之前，多晶硅刻蚀方法还包括：对抗
反射涂层进行第二次硬化处理。
[0016]优选地，第二次硬化处理包括等离子体处理，其工艺气体包括HBr，工艺参数包括：气体流量为50sccm～150sccm，射频功率为800W～1200W，时间为30s～50s。
[0017]优选地，硬掩模层表面还形成有凸起结构，对抗反射涂层进行刻蚀的步骤中，对凸起结构产生过刻蚀。
[0018]优选地，衬底中形成有隔离结构，隔离结构将衬底分隔成若干有源区，有源区表面和浅沟槽隔离结构表面存在高度差。
[0019]优选地，衬底包括疏线区和密线区，密线区的有源区密度比疏线区的有源区密度大；凹陷结构形成于疏线区的硬掩模层表面，凸起结构形成于密线区的硬掩模层表面。
[0020]优选地，硬掩模层包括依次层叠的第一二氧化硅层、氮化硅层和第二二氧化硅层。
[0021]优选地，在对硬掩模层进行第一次刻蚀的步骤之后，多晶硅刻蚀方法还包括：去除残留的抗反射涂层。
[0022]与现有技术相比，本专利技术具有以下优点：
[0023]本专利技术提供的一种多晶硅刻蚀方法，通过在形成有凹陷结构的硬掩模层上形成抗反射涂层后，对所述抗反射涂层进行刻蚀，刻蚀停止于所述硬掩模层，此时所述硬掩模层的凹陷结构中残留有抗反射涂层；接着以残留的抗反射涂层为掩模，对凹陷结构外的硬掩模层进行第一次刻蚀，所述第一次刻蚀可有效降低凹陷结构的高度，从而提高硬掩模层的平整度，避免了多晶硅残留物和有源区损伤缺陷的形成，并有效提高了多晶硅刻蚀工艺窗口。
附图说明
[0024]图1～图2所示为现有的多晶硅刻蚀工艺形成图案化多晶硅栅极后的器件结构表面的电镜扫描图；
[0025]图3～图5所示为现有的多晶硅刻蚀方法各步骤的器件结构示意图；
[0026]图6所示为一实施例提供的多晶硅刻蚀方法的步骤流程图；
[0027]图7所示为一实施例提供的多晶硅刻蚀方法中形成硬掩模层后的器件结构示意图；
[0028]图8所示为一实施例提供的多晶硅刻蚀方法中形成抗反射涂层后的器件结构示意图；
[0029]图9所示为一实施例提供的多晶硅刻蚀方法中对抗反射涂层进行第一次硬化处理后的器件结构示意图；
[0030]图10所示为一实施例提供的多晶硅刻蚀方法中对抗反射涂层进行第一次刻蚀后的器件结构示意图；
[0031]图11所示为一实施例提供的多晶硅刻蚀方法中对残留的抗反射涂层进行第二次硬化处理后的器件结构示意图；
[0032]图12所示为一实施例提供的多晶硅刻蚀方法中对硬掩模层进行第二次刻蚀后的器件结构示意图；
[0033]图13所示为一实施例提供的多晶硅刻蚀方法中去除残留的抗反射涂层后的器件结构示意图；
[0034]图14所示为一实施例提供的多晶硅刻蚀方法中形成图案化多晶硅栅极后的器件
结构示意图；
[0035]其中，附图标记说明如下：
[0036]图1～图5中，010
‑
衬底；0101
‑
STI结构；011
‑
多晶硅层；012
‑
硬掩模层；0121
‑
第一二氧化硅层；0122
‑
氮化硅层；0123
‑
第二二氧化硅层；013抗反射涂层；014
‑
光刻胶层；015
‑
抗反射涂层残留物；016
‑
硬掩模层损伤；017
‑
多晶硅残留物；018
‑
有源区损伤缺陷；020
‑
图案化多晶硅栅极；A
’‑
疏线区；B
’‑
密线区；
[0037]图7～图14中，10
‑
衬底；101
‑
隔离结构；11
‑
多晶硅层；12
‑
硬掩模层；121
‑
第一二氧化硅层；122
‑
氮化硅层；123
‑
第二二氧化硅层；凹陷结构
‑
13；14
‑
抗反射涂本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种多晶硅刻蚀方法，其特征在于，至少包括以下步骤：提供衬底，在所述衬底上依次形成多晶硅层和硬掩模层，所述硬掩模层的表面形成有凹陷结构；在所述硬掩模层上形成抗反射涂层，所述抗反射涂层至少填满所述凹陷结构；以所述硬掩模层作为刻蚀停止层对所述抗反射涂层进行刻蚀，且刻蚀完成后，所述凹陷结构中残留有所述抗反射涂层；以所述凹陷结构中的抗反射涂层作为掩模，对所述硬掩模层进行第一次刻蚀，以去除所述凹陷结构外的设定厚度的硬掩模层，所述设定厚度不超过所述凹陷结构的高度；对所述硬掩模层进行第二次刻蚀，以形成图案化硬掩模层，并以所述图案化硬掩模层为掩模对所述多晶硅层进行刻蚀，以形成图案化多晶硅栅极。2.如权利要求1所述的多晶硅刻蚀方法，其特征在于，对所述抗反射涂层进行的刻蚀包括干法刻蚀，其工艺气体包括CF4，工艺参数包括：气体流量为50sccm～100sccm，射频功率为200W～300W，偏压为200V～300V，刻蚀时间为30s～40s。3.如权利要求1所述的多晶硅刻蚀方法，其特征在于，所述第一次刻蚀包括干法刻蚀，其工艺气体包括CF4、CH2F2和He的混合气体，工艺参数包括：CF4流量为50sccm～100sccm，CH2F2流量为10sccm～30sccm，He流量为200sccm～500sccm，射频功率为150W～200W，偏压为500V～700V，刻蚀时间为5s～15s。4.如权利要求1所述的多晶硅刻蚀方法，其特征在于，在对所述抗反射涂层进行刻蚀的步骤之前，所述多晶硅刻蚀方法还包括：对所述抗反射涂层进行第一次硬化处理。5.如权利要求4所述的多晶硅刻蚀方法，其特...

【专利技术属性】
技术研发人员：缪振怡，温世源，张俊学，
申请(专利权)人：上海华力微电子有限公司，
类型：发明
国别省市：