一种应用于MRAM的WRITE控制方法及控制电路技术

本发明专利技术提出了一种应用于MRAM的WRITE控制方法及控制电路。所述WRITE控制方法步骤1、将WRITE控制电路的每行传输管的栅极连接在一起组成字线WL，将每列所述传输管的源极连接在一起组成多个位线SL，将WRITE控制电路的每一列所述磁隧道结MTJ连接在一起组成位线BL；步骤2、将所有位线SL连接在一起形成一个共用源线CSL；步骤3、设置高电压VBL、中间电压VSL和低电压VSS的电压数值；步骤4、使字线WL始终处于打开状态；步骤5、通过调节所述位线BL与所述共用源线CSL之间的电压对所述MRAM的存储单元的写入状态0或1进行调节。所述控制电路具有实现所述WRITE控制方法的电路结构。述WRITE控制方法的电路结构。述WRITE控制方法的电路结构。

【技术实现步骤摘要】
一种应用于MRAM的WRITE控制方法及控制电路


[0001]本专利技术提出了一种应用于MRAM的WRITE控制方法及控制电路，属于电子电路


技术介绍

[0002]MRAM通过对存储单元的位线(Bit Line，BL)和源线(Source Line，SL)加不同电压来实现写0和写1，因此需要单独控制同一条字线上的每个存储单元的BL和SL。相比于传统Flash存储器，MRAM的SL驱动电路需要占用更大的版图资源，存储单元的集成度也更低。本专利针对MRAM写入的机理，提出一种共用SL的写入方案，可以让存储阵列中所有的SL连在一起，达到减少SL的控制逻辑，提高存储单元的集成度的目的。

技术实现思路

[0003]本专利技术提供了一种应用于MRAM的WRITE控制方法及控制电路，利用MRAM写入的机理，提出一种共用源线CSL的写入方案，可以让存储阵列中所有的SL连在一起，达到减少SL的控制逻辑，提高存储单元的集成度的目的，用以解决现有MRAM的SL驱动电路需要占用更大的版图资源，存储单元的集成度较低的问题，所采取的技术方案如下：
[0004]一种应用于MRAM的WRITE控制方法，所述WRITE控制方法包括：
[0005]步骤1、将WRITE控制电路的每行传输管的栅极连接在一起组成字线WL，将每列所述传输管的源极连接在一起组成多个位线SL，将WRITE控制电路的每一列所述磁隧道结MTJ连接在一起组成位线BL；
[0006]步骤2、将所有位线SL连接在一起形成一个共用源线CSL；
[0007]步骤3、设置高电压VBL、中间电压VSL和低电压VSS的电压数值；
[0008]步骤4、使字线WL始终处于打开状态；
[0009]步骤5、通过调节所述位线BL与所述共用源线CSL之间的电压对所述MRAM的存储单元的写入状态0或1进行调节。
[0010]进一步地，步骤3所述高电压VBL、中间电压VSL和低电压VSS之间满足如下条件：
[0011]VBL
‑
VSL>VC
ap
‑
p
且VSL
‑
VSS>VC
p
‑
ap
[0012]其中，VC
ap
‑
p
表示所述WRITE控制电路中RAP状态向RP状态转换时，位线BL和位线SL的临界电压；VC
p
‑
ap
表示WRITE控制电路中RP状态向RAP状态转换时，位线BL和位线SL的临界电压。
[0013]进一步地，步骤4所述保持字线WL始终处于打开状态包括：
[0014]步骤401、选择所述WRITE控制电路的一行传输管；
[0015]步骤402、确定选择的所述一行传输管的一起组成字线WL0上包含的多个cell单元；
[0016]步骤403、将所述多个cell单元中的每个cell单元上写入指定状态。
[0017]进一步地，所述指定状态包括0和1。
[0018]进一步地，步骤5所述通过调节所述位线BL与所述共用源线CSL之间的电压对所述MRAM的存储单元的写入状态0或1进行调节，包括：
[0019]步骤501、在所述位线BL和共用源线CSL之间施加正电压，使所述MRAM的存储单元的写入状态调节为0；
[0020]步骤502、在所述位线BL和共用源线CSL之间施加负电压，使所述MRAM的存储单元的写入状态调节为1。
[0021]进一步地，在所述位线BL和共用源线CSL之间施加正电压，使所述MRAM的存储单元的写入状态调节为0，包括：
[0022]步骤5011、将所述WRITE控制电路中的一列磁隧道结在一起组成的位线BL0设置为高电压VBL；将所述WRITE控制电路的所有传输管的源线连接在一起组成共用源线CSL设置为中间电压VSL；
[0023]步骤5012、在所述一列磁隧道结在一起组成的位线BL0与所有传输管的源线连接在一起组成共用源线CSL之间施加正电压，则此时所述位线BL0对应的cell单元为写入0。
[0024]进一步地，所述位线BL0到所述共用源线CSL施加的正压要大于所述MRAM的存储单元的写入状态1到0的临界转化电压。
[0025]进一步地，在所述位线BL和共用源线CSL之间施加负电压，使所述MRAM的存储单元的写入状态调节为1，包括：
[0026]步骤5021、将所述WRITE控制电路的另一列磁隧道结在一起组成位线BL1设置为低电压VSS；将所述WRITE控制电路的所有传输管的源线连接在一起组成共用源线CSL设置为中间电压VSL；
[0027]步骤5022、在所述另一列磁隧道结在一起组成位线BL1与所有传输管的源线连接在一起组成共用源线CSL之间施加负电压，则此时所述位线BL1对应的cell单元为写入1。
[0028]进一步地，所述位线BL1到所述共用源线CSL施加的负压要小于所述MRAM的存储单元的写入状态0到1的临界转化电压。
[0029]一种用于实现上述WRITE控制方法的WRITE控制电路，所述WRITE控制电路包括多行传输管和多列磁隧道结MTJ；每行所述传输管的栅极连接在一起组成字线WL，将每列所述传输管的源极连接在一起组成多个位线SL，将所有位线SL连接在一起形成一个共用源线CSL；每列所述磁隧道结连接在一起组成位线BL。
[0030]本专利技术有益效果：
[0031]本专利技术提出了一种应用于MRAM的WRITE控制方法和控制线路在MRAM WRITE时固定SL电压到中间电平，通过调节BL电压来区分写0和写1，这种方式能够在SL不需要按列或者按行进行区分分布，进而可以连在一起。这种设计方式由于将所有SL连接在一起形成共用源线CSL，能使CSL连接一个对应CSL控制电路即可完成MRAM存储单元状态1和0的转换，无需每个源线SL连接对应单独的SL控制电路，这样不仅能极大减少SL的控制电路，同时也能简化SL的走线通道，提高MRAM cell的集成度，相比于现有方案，也能够极大程度上降低成本。
附图说明
[0032]图1为传统MRAM存储阵列示意图；
[0033]图2为MRAM cell的R
‑
V曲线示意图；
[0034]图3为传统MRAM存储阵列WRITE时序示意图；
[0035]图4为专利技术所述WRITE控制方法的流程图；
[0036]图5本专利技术所述WRITE控制电路的存储阵列示意图；
[0037]图6为本专利技术所述WRITE控制电路的WRITE时序示意图。
具体实施方式
[0038]以下结合附图对本专利技术的优选实施例进行说明，应当理解，此处所描述的优选实施例仅用于说明和解释本专利技术，并不用于限定本专利技术。
[0039]本专利技术实施例提出了一种应用于MRAM的WRITE控制方法，如图4至图6所示，所述WRI本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种应用于MRAM的WRITE控制方法，其特征在于，所述WRITE控制方法包括：步骤1、将WRITE控制电路的每行传输管的栅极连接在一起组成字线WL，将每列所述传输管的源极连接在一起组成多个位线SL，将WRITE控制电路的每一列所述磁隧道结MTJ连接在一起组成位线BL；步骤2、将所有位线SL连接在一起形成一个共用源线CSL；步骤3、设置高电压VBL、中间电压VSL和低电压VSS的电压数值；步骤4、使字线WL始终处于打开状态；步骤5、通过调节所述位线BL与所述共用源线CSL之间的电压对所述MRAM的存储单元的写入状态0或1进行调节。2.根据权利要求1所述WRITE控制方法，其特征在于，步骤3所述高电压VBL、中间电压VSL和低电压VSS之间满足如下条件：VBL
‑
VSL>VC
ap
‑
p
且VSL
‑
VSS>VC
p
‑
ap
其中，VC
ap
‑
p
表示所述WRITE控制电路中RAP状态向RP状态转换时，位线BL和位线SL的临界电压；VC
p
‑
ap
表示WRITE控制电路中RP状态向RAP状态转换时，位线BL和位线SL的临界电压。3.根据权利要求1所述WRITE控制方法，其特征在于，步骤4所述保持字线WL始终处于打开状态包括：步骤401、选择所述WRITE控制电路的一行传输管；步骤402、确定选择的所述一行传输管的一起组成字线WL0上包含的多个cell单元；步骤403、将所述多个cell单元中的每个cell单元上写入指定状态。4.根据权利要求3所述WRITE控制方法，其特征在于，所述指定状态包括0和1。5.根据权利要求1所述WRITE控制方法，其特征在于，步骤5所述通过调节所述位线BL与所述共用源线CSL之间的电压对所述MRAM的存储单元的写入状态0或1进行调节，包括：步骤501、在所述位线BL和共用源线CSL之间施...

【专利技术属性】
技术研发人员：朱长峰，苏如伟，刘铭，梅健平，孙锋锋，
申请(专利权)人：北京超弦存储器研究院，
类型：发明
国别省市：