一种数字信号处理结构制造技术

本发明专利技术提供一种数字信号处理结构包括：与所述输入寄存单元相连接的乘法运算单元，用于进行普通乘法运算和双倍低位宽乘法运算；与所述乘法运算单元相连接的加法器，用于对所述乘法运算单元的运算结果进行相加处理；与所述加法器相连接的加法输出寄存器，用于寄存相加处理得到的运算结果；与所述加法输出寄存器相连接的数据截取单元，用于在双倍乘加或乘累加模式下对四组乘加的结果进行截取，补充相应的符号位并输出；其中，所述乘法运算单元包括四组18位宽的乘法器。该数字信号处理结构在不增加乘法器数目的情况下可支持双倍低位宽操作数乘加运算及乘累加运算，运行效率更高，优化了资源利用率。资源利用率。资源利用率。

【技术实现步骤摘要】
一种数字信号处理结构


[0001]本专利技术属于数字集成电路
，具体涉及一种可支持多组低位宽操作数乘法、乘加及乘累加运算的数字信号处理（DSP）结构。

技术介绍

[0002]人工智能高速发展，在自然语言处理、目标检测、图像分类和语音识别等诸多领域中，深度学习算法都比传统算法展现出了更多的优势，但其数据量多且运算量大也给当前的硬件计算平台带来了巨大压力。深度学习算法中主流的CNN模型包含多至数百万个参数，其计算耗费了大量的硬件资源。减轻硬件计算平台的压力对人工智能的发展意义重大。研究表明，在部分场景中，采用低精度如4bit、8bit网络模型，可以在满足准确率要求的情况下，达到显著提高加速器性能、减少内存占用的目标。目前主流的加速计算平台包括CPU、GPU、ASIC和FPGA等。其中FPGA具有动态可重构特性，能够对硬件逻辑资源进行编程，适应不同的深度学习算法层，从而成为了目前应用较为广泛的加速计算平台。FPGA对于加速计算的并行度通常与嵌入式DSP的数目相关。业内主要的商用FPGA中的嵌入式DSP（Digital Signal Processing，简称DSP，即数字信号处理）模块通常由固定的高位宽乘法器构成，对于较低位宽的乘法相关运算如乘法、乘加和乘累加运算，乘法器位宽利用率低，使DSP模块实现低位宽数据运算的效率并不高。举例来说，现有的DSP模块采用常规的乘法器只能实现一组4bit或8bit乘法运算。现有的DSP模块在实际应用中存在缺陷，不利于当前数字集成电路技术的发展。
[0003]因此，亟需研究一种可支持多组低位宽操作数乘法、乘加或乘累加运算的数字信号处理（DSP）结构，以进一步优化计算平台支持低位宽数据卷积运算的性能，以此推动数字集成电路技术的深层次发展。

技术实现思路

[0004]本专利技术是为解决上述现有技术的全部或部分问题，本专利技术提出了一种数字信号处理结构，利用大位宽乘法器并行计算低位宽乘法，设计了DSP中的新型的定制的乘法器，使DSP模块可以在不增加乘法器数目的情况下，在一个周期内实现双倍数目的乘加及乘累加运算，从而大幅度提升计算平台（例如FPGA等）支持低位宽数据卷积运算性能。
[0005]本专利技术提供的一种数字信号处理结构，包括：输入寄存单元，用于对输入的待运算数据进行预处理以选择是否寄存；与所述输入寄存单元相连接的乘法运算单元，用于进行普通乘法运算和双倍低位宽乘法运算；与所述乘法运算单元相连接的加法器，用于对所述乘法运算单元的运算结果进行相加处理；与所述加法器相连接的加法输出寄存器，用于寄存相加处理得到的运算结果；与所述加法输出寄存器相连接的数据截取单元，用于在双倍乘加或双倍乘累加模式下对四组乘加的结果进行截取，补充相应的符号位并输出；其中，所述乘法运算单元包括四组18位宽的乘法器。
[0006]通过所述乘法运算单元可以在不增加乘法器数目的情况下实现双倍8bit及4bit
乘法运算，并且数字信号处理结构中增加所述数据截取单元，可获取双倍8bit及4bit乘法运算结果，并进行符号位扩展。
[0007]所述乘法器包括：数据预处理模块，用于获取不同的被乘数信息，将被乘数（Multiplicand）拆分为两组数据（Multiplicand1和Multiplicand2）输出；与所述数据预处理模块相连接的部分积生成模块，用于对乘数（Multiplier）进行二阶布斯编码，并与所述数据预处理模块输出的两组数据作用产生部分积；与所述部分积生成模块相连接的部分积修正模块，用于在双倍8bit乘法模式下对所述部分积进行修正处理，使其满足两组8bit乘法运算的部分积阵列；与所述部分积生成模块和所述部分积修正模块分别相连接的数据选择器，用于对不同乘法模式下的部分积阵列进行选择。
[0008]所述乘法器还包括与所述数据选择器相连接的压缩树约简单元，用于对部分积阵列进行压缩处理，得到最终的运算结果。
[0009]所述压缩树约简单元包括分别采用第一公式、第二公式和第三公式进行压缩运算的压缩器，相应记为第一压缩器、第二压缩器和第三压缩器；所述第一公式、所述第二公式、所述第三公式是不同的计算公式。
[0010]所述压缩处理是四级压缩；所述四级压缩的方法包括：第一级压缩采用所述第一压缩器压缩运算；第二级压缩采用所述第一压缩器和所述第二压缩器共同压缩运算；第三级压缩采用所述第一压缩器、所述第二压缩器和所述第三压缩器共同压缩运算；第四级压缩调用加法器IP核完成最终求和。
[0011]将所述两组数据分别记为第一被乘数和第二被乘数，所述数据预处理模块包括：第一与门和数据拓展部分，用于输出第一被乘数；第二与门和数据拓展部分，用于输出第二被乘数；第三与门和数据拓展部分，用于输出第一被乘数和第二被乘数。
[0012]所述部分积生成模块包括：部分积产生电路，所述部分积产生电路用于对乘数进行编码，产生中间值后与所述第一被乘数和所述第二被乘数作用产生部分积；部分积符号位生成电路，所述部分积符号位生成电路用于对各部分积的最后一位进行补充。
[0013]所述部分积修正模块设置有多路选择器，用于对第一组8bit乘法运算中乘数最高位产生的部分积进行修正处理。
[0014]所述数字信号处理结构还包括：与所述数据截取单元相连接的加法/累加器，用于进行二级加法运算或者累加运算；与所述加法/累加器相连接的链式加法器，用于进行链式加法运算；以及，与所述链式加法器相连接的输出寄存器，用于寄存最终的运算结果。
[0015]所述加法器有两个；所述加法器和所述链式加法器均调用加法器IP核实现。
[0016]与现有技术相比，本专利技术的主要有益效果：本专利技术提供的一种数字信号处理结构，通过乘法运算单元中包含可以并行计算双倍低位宽乘法运算的所述乘法器，能够使得计算平台中的DSP模块在不增加乘法器数量的情况下即可支持双倍低位宽操作数乘加运算及乘累加运算，避免了采用高位宽乘法器实现低位宽乘法相关运算，如乘法、乘加、乘累加运算所造成的资源浪费，同时在进行双倍低位宽乘法相关运算时，有效地减少了部分积压缩级数，进一步提升了计算平台的DSP模块在进行低位宽乘法相关运算的性能，计算效率高且利于节约计算资源。
附图说明
[0017]图1为本专利技术实施例的数字信号处理结构示意图。
[0018]图2为本专利技术实施例中定制的乘法器的结构示意图。
[0019]图3（a）为本专利技术实施例中双倍乘法运算时数据输入格式示意图。
[0020]图3（b）为本专利技术实施例中双倍乘法运算时数据输入格式示意图。
[0021]图4（a）为本专利技术实施例中数据预处理模块的数据处理逻辑图。
[0022]图4（b）为本专利技术实施例中数据预处理模块的数据处理逻辑图。
[0023]图5为本专利技术实施例中部分积生成模块的数据处理逻辑示意图。
[0024]图6为本专利技术实施例中部分积阵列排列情况示意图。
[0025]图7为本专利技术实施例中部分积复用情况示意图。
[0026]图8为本本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种数字信号处理结构，其特征在于：包括：输入寄存单元，用于对输入的待运算数据进行预处理以选择是否寄存；与所述输入寄存单元相连接的乘法运算单元，用于进行普通乘法运算和双倍低位宽乘法运算；与所述乘法运算单元相连接的加法器，用于对所述乘法运算单元的运算结果进行相加处理；与所述加法器相连接的加法输出寄存器，用于寄存相加处理得到的运算结果；与所述加法输出寄存器相连接的数据截取单元，用于在双倍乘加或双倍乘累加模式下对四组乘加的结果进行截取，补充相应的符号位并输出；其中，所述乘法运算单元包括四组18位宽的乘法器。2.根据权利要求1所述的数字信号处理结构，其特征在于：所述乘法器包括：数据预处理模块，用于获取不同的被乘数信息，将被乘数拆分为两组数据输出；与所述数据预处理模块相连接的部分积生成模块，用于对乘数进行二阶布斯编码，并与所述数据预处理模块输出的两组数据作用产生部分积；与所述部分积生成模块相连接的部分积修正模块，用于在双倍8bit乘法模式下对所述部分积进行修正处理，使其满足两组8bit乘法运算的部分积阵列；与所述部分积生成模块和所述部分积修正模块分别相连接的数据选择器，用于对不同乘法模式下的部分积阵列进行选择。3.根据权利要求2所述的数字信号处理结构，其特征在于：所述乘法器还包括与所述数据选择器相连接的压缩树约简单元，用于对部分积阵列进行压缩处理，得到最终的运算结果。4.根据权利要求3所述的数字信号处理结构，其特征在于：所述压缩树约简单元包括分别采用第一公式、第二公式和第三公式进行压缩运算的压缩器，相应记为第一压缩器、第二压缩器和第三压缩器；所述第一公式、所述第二公式、所述第三公式是不同的计算公式。5.根据权利要求4所述...

【专利技术属性】
技术研发人员：王妙，王瑞琨，黄志洪，蔡刚，
申请(专利权)人：中科亿海微电子科技苏州有限公司，
类型：发明
国别省市：