信息处理系统和信息处理方法技术方案

信息处理系统包括：第一非易失性存储器，在其中，用于启动信息处理系统的多个第一程序和该多个第一程序的复本已存储在彼此不同的块中；第二易失性存储器，该多个第一程序被传送至其中；第三非易失性存储器，向其中存储执行所述多个第一程序的第二程序；和ＣＰＵ（中央处理单元），用于执行所述多个第一程序。在第二程序中已包含一指令，该指令指示该多个第一程序从第一存储器传送至第二存储器，将传送至第二存储器的该多个第一程序的内容相互比较；并且，如果所述多个第一程序的内容彼此不一致，则基于多数判决从所述多个第一程序中判定出正常程序。ＣＰＵ执行被判定为正常程序的第一程序，以初始启动信息处理系统。

【技术实现步骤摘要】

本专利技术涉及一种包括非易失性存储器的信息处理系统，并涉及一种信息 处理方法。
技术介绍
与上述的NOR型闪速存储器相比，NAND型闪速存储器具有集成度高且比特单 位成本低的优点。另一方面，NAND型闪速存储器在数据可靠性方面具有如 下缺点即，NAND型闪速存储器具有在先天(congenital )或后天(postnatal) 环境下、出现在其中数据不能被正确读取/写入的故障块的一定可能性，还具 有因长期使用而出现比特错误的一些可能性。结果，这些NAND型闪速存 储器已经被主要用作数据区域的存储器，而没有被用作需要高可靠性的程序 区域的存储器。然而，近来，为了在有效地利用NAND型闪速存储器的优点的同时以 更低的成本构建系统，在本
中已经提出了能够将NAND型闪速存 储器用作程序存储区域的数据更高可靠性实现技术。在上述的技术中，CPU 将用于初始启动系统的程序从NAND型闪速存储器传送到随机存取存储器 以便执行这些程序。关于NAND型闪速存储器的数据可靠性中包含的问题，故障块信息以 多路复用的方式存储在在外部提供的非易失性存储设备中或者存储在 NAND型闪速存储器中，从而提高关于故障块信息的可靠性(参见专利公开 1)。此外，关于比特错误方面，执行利用检验码的错误检测处理操作和错误 校正处理操作，来提高数据可靠性(参见专利公开2和专利公开3)。专利公开1 专利公开2 专利公开1JP-A-2006-277395 JP-A-2005-190201 JP-A-2006-323739然而，根据专利公开1中描述的方法，虽然可以避免CPU从故障块初始启动系统，但是不能避免比特错误。此外，在专利公开2或专利公开3中 描述的方法中，执行错误校正的指令必须包含在装入程序中，CPU通过该装 入程序从NAND型闪速存储器读出数据。当系统初始启动时，用于执行 NAND型闪速存储器的错误校正和数据管理的文件系统还没有启动，但是如 果错误校正在初始启动期间执行，则启动时间变长。结果，下面的想法不是 现实的解决方案即，执行错误校正的指令包含在装入程序中，CPU通过该 装入程序从NAND型闪速存储器读出数据。此外，存在许多装入程序通过不可改变的掩模型只读存储器而设计的机 会。因此，存在当NAND型闪速存储器的代(generation)改变时、先前设 计好的装入程序不能正确与之适应的可能性。
技术实现思路
本专利技术的目的是提供一种，其可以基于存 储在非易失性存储器中的数据稳定地执行其初始启动。本专利技术旨在提供一种信息处理系统，该信息处理系统包括第一非易失 性存储器，在该第一非易失性存储器中，用于启动信息处理系统的多个第一 程序和多个第 一程序的复本已经存储在彼此不同的块中；第二易失性存储器，多个第一程序被传送至该第二易失性存储器；第三非易失性存储器，在 该第三非易失性存储器中存储用于执行多个第一程序的第二程序；和CPU， 用于执行多个第一程序。在上述的信息处理系统中，在第二程序中已经包含一指令，而该指令指 示多个第一程序从第一存储器传送至第二存储器，将传送至第二存储器的多 个第一程序的内容进行相互比较；并且，如果多个第一程序的内容彼此不一 致，则基于多数判决从多个第一程序中判定出正常程序；并且CPU执行被 判定为正常程序的第 一程序，从而初始启动信息处理系统。在上述的信息处理系统中，用于确定将多个第一程序的内容相互比较的 总数的判定值已经包含在第一程序中；并且CPU根据判定值执行所述指令。在上述的信息处理系统中，在已经存储有第 一程序中的 一 个或第 一程序 中的一个的复本的区域是第一存储器中的故障块的情况下，在比较多个第一 程序的内容时，不采用存储在包括故障块的区域中的程序。在上述的信息处理系统中，当更新第一程序中的一个时，将用于第一程序中的一个的更新程序覆写在已经存储有第一程序中的一个的区域中，并 且，将更新程序的复本覆写在已经存储有第 一程序中的 一个的复本的区域中；并且在已经存储有第 一程序中的 一个或第 一程序中的 一个的复本的区域中存在故障块的情况下，将更新程序或更新程序的复本写入第一存储器的预 先准备好的备用区域中。在上述的信息处理系统中，在CPU成功执行第一程序之后，CPU将被 判定为正常数据的数据覆写在被判定为错误区域的区域中，其中错误区域位 于多个第一程序的内容彼此不一致的地方。本专利技术旨在提供一种信息处理系统，该信息处理系统包括第一非易失 性存储器，在该第一非易失性存储器中，用于启动信息处理系统的多个第一 程序和多个第 一程序的复本已经存储在彼此不同的块中；第二易失性存储 器，多个第一程序被传送至该第二易失性存储器；第三非易失性存储器，在 该第三非易失性存储器中存储用于执行多个第一程序的第二程序；CPU,用 于执行多个第一程序和第二程序；和程序校正电路，用于校正第一程序的错 误。在上述的信息处理系统中，程序校正电路将传送至第二存储器的多个第 一程序的内容相互比较；当多个第一程序的内容彼此不一致时，程序校正电 路基于多数判决判定多个第 一程序中的正常程序；并且程序校正电路将被判 定为正常程序的第 一程序重新写入到第二存储器中。在上述的信息处理系统中，在第二程序中已经包含一指令，而所述指令 指示多个第一程序从第一存储器传送至第二存储器，以便启动程序校正电 路；并且CPU执行被程序校正电路判定为正常程序的第一程序，以便初始 启动信息处理系统。在上述的信息处理系统中，用于确定将多个第一程序的内容相互比较的 总数的判定值已经包含在第一程序中；CPU根据判定值执行所述指令；并 且程序校正电路将多个第一程序的内容相互比较，并根据判定值基于多数判 决判定正常程序。在上述的信息处理系统中，在已经存储有第 一程序中的 一 个或第 一程序 中的一个的复本的区域是第一存储器中的故障块的情况下，在比较多个第一 程序的内容时，不采用存储在包括故障块的区域中的程序。在上述的信息处理系统中，当更新第一程序中的一个时，将用于第一程8序中的 一个的更新程序覆写在已经存储有第 一程序中的 一个的区域中，并 且，将更新程序的复本覆写在已经存储有第 一程序中的 一个的复本的区域中；并且在已经存储有第 一程序中的 一个或第 一程序中的一个的复本的区域 中存在故障块的情况下，将更新程序或更新程序的复本写入第 一存储器的预 先准备好的备用区域中。在上述的信息处理系统中，在CPU成功执行第一程序之后，CPU将被 判定为正常数据的数据覆写在被判定为错误区域的区域中，其中错误区域位于多个第 一程序的内容^:此不 一致的地方。本专利技术旨在提供一种由信息处理系统执行的信息处理方法，信息处理系 统包括CPU和用于在其中存储该信息处理系统的启动时间信息的非易失性存储器；在该信息处理方法中，在信息处理系统启动时，CPU更新启动时 间信息；并且当启动时间超过指定的阈值时，CPU覆写存储在非易失性存 储器中的相同内容。在上述的信息处理方法中，已经存储在非易失性存储器中的内容是由 CPU执行的程序。在上述的信息处理方法中，启动时间信息是信息处理系统的启动次数信息。在上述的信息处理方法中，启动时间信息是信息处理系统在其中被启动 的实际时间本专利技术旨在提供一种信息处理系统的信息处理方本文档来自技高网...

【技术保护点】
一种信息处理系统，包括：　第一非易失性存储器，在该第一非易失性存储器中，用于启动该信息处理系统的多个第一程序和所述多个第一程序的复本已经存储在彼此不同的块中；　第二易失性存储器，所述多个第一程序被传送至该第二易失性存储器；第三非 易失性存储器，在该第三非易失性存储器中存储用于执行所述多个第一程序的第二程序；和　ＣＰＵ，用于执行所述多个第一程序。

【技术特征摘要】
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【专利技术属性】
技术研发人员：西原慎治，永田荣治，
申请(专利权)人：松下电器产业株式会社，
类型：发明
国别省市：JP[日本]