进行光刻工艺的方法技术

本发明专利技术提供一种利用具有多平台的光刻机台进行晶片光刻工艺的方法。首先，提供光刻机台，光刻机台包含有第一晶片承座与第二晶片承座。之后，提供晶舟至光刻机台，晶舟内包含有多个晶片，各晶片皆具有晶片编号。接着，设定第一晶片承座去承载晶片编号为奇数的晶片，并且设定第二晶片承座去承载晶片编号为偶数的晶片。其后，利用光刻机台分别对各晶片进行第一光刻工艺。

【技术实现步骤摘要】

本专利技术提供一种，尤指一种利用具有多平台的光刻 机台进行晶片光刻工艺的方法。
技术介绍
在半导体工艺中，光刻技术是影响线宽临界尺寸的关键技术；而叠对精 准度(overlay accuracy)则为控制光刻技术的关键准则之一。由于每一层电路 图案皆是利用光刻技术将光掩模图案转移至光致抗蚀剂上，再利用蚀刻工艺 将光致抗蚀剂上的图案转移至半导体晶片表面的膜层上，因此在进行各层电 路图案的光刻工艺时，光掩模图案都必须具有非常准确的相对位置，否则电 路图案将可能无法与前层图案连贯，进而造成其所对应的电路失效。以一般半导体集成电路为例，MOS晶体管的浅沟隔离、栅极与接触插 塞之间的可容许叠对误差比较小。举例来说，对65纳米(nanometer, nm)工 艺而言，浅沟隔离与栅极间的可容许叠对误差约小于15纳米，接触插塞与 栅极间的可容许叠对误差约小于15纳米，而浅沟隔离与接触插塞间的可容 许叠对误差约小于25纳米，因此其相对应的光刻工艺的叠对精准度格外重 要。请参考图1，图1为传统MOS晶体管的示意图。以一N型(N-type)MOS 晶体管为例，传统制作MOS晶体管20的方法是先在一半导体芯片的硅基底 10表面上涂布一层光致抗蚀剂(photoresist)层(未示于图中)，并利用一光刻 (lithography)工艺以于光致抗蚀剂层中定义出浅沟隔离(shallow trench isolation, STI)30的图案(pattern)。随后进行一蚀刻工艺，以于硅基底10中蚀 刻出浅沟隔离30的开口 ，再于硅基底10中填充绝缘材料，形成多个浅沟隔 离30，其中浅沟隔离30可定义出MOS晶体管20的至少一有源区域(active area, AA)32。接着植入P型杂质，再以高温趋入(drive in)方式于硅基底10 内形成一P型阱(P-well) 12。随后于硅基底IO表面均匀形成一个二氧化硅层 (silicon dioxide, Si02)与 一掺杂多晶硅层(doped polysilicon)。然后在硅基底10表面上涂布另一层光致抗蚀剂层(未示于图中)，并利用另 一光刻工艺以于光致抗蚀剂层中定义出栅极26的图案(pattern)。随后进行 一蚀刻工艺，以于硅基底10表面形成栅极26的栅极氧化层22与栅极导电 层24，再剥除(strip)前述光致抗蚀剂层。接着于栅极26两侧形成MOS晶体 管20的轻掺杂漏极(lightly doping drain, LDD) 14，随后于硅基底10表面沉 积一氮化硅(silicon nitride)层(未示于图中)，再进行一非等向性的干蚀刻工 艺，向下蚀刻氮化硅层至P型阱12的表面，以于栅极26两侧形成一侧壁子 (spacer) 28。接着利用栅极26及侧壁子28作为硬掩模(hard mask),于侧壁子 28两侧的P型阱12内植入N型杂质，形成MOS晶体管20的源极16与漏 极18。其后，于硅基底10上沉积一介电层34，再利用光刻及蚀刻工艺、沉 积工艺与研磨工艺于介电层34中形成多个接触插塞36而通达至MOS晶体 管20的源极16、漏极18与栅极26(电连接至栅极26的接触插塞并未示于 图中)，以完成MOS晶体管20的工艺。以MOS晶体管20的工艺为例，硅基底10上常需反复地进行多次光刻 工艺，用来制作MOS晶体管20或其他元件。相对而言，由于MOS晶体管 20的浅沟隔离30、栅极26与接触插塞间36之间对于叠对精确度(overlay accuracy)的要求较高，倘若光刻工艺的机台具有叠对精确度偏差，MOS晶体 管20的结构往往因此首当其沖而产生结构缺陷。请参考图2,图2绘示的是 一个具有过大对准偏差的MOS晶体管的示意图。如图2所示，在形成接触 插塞36的过程中，由于光刻工艺没有足够的定位准确度，因此接触插塞36 实际上并未形成于其预定的位置上。例如图2所示的一个用以控制源极电压 的接触插塞36实际上同时电连接到源极16与栅极26，而另 一个用以控制漏 极电压的接触插塞36实际上则没有接触到漏极18，如此一来，MOS晶体管 20无法正常进行运作，进而影响整个半导体芯片的品质。随着集成电路技术的提升与需求，其要求尺寸不断地缩小且集成度不断 提升，对于叠对精准度的要求也日趋严苛，根据国际半导体进程(International Technology Roadmap for Semiconductor, ITRS)对于半导体相关技术发展的报 告，对卯纳米线宽工艺的叠对量测精准度由3.5纳米降为3.2纳米；而对65 纳米线宽次世代半导体工艺的叠对精准度的要求则约达2.3纳米，因此叠对 精准度亦可说攸关产品成品率高低的重要因子。换句话说，能准确地验证形 成于晶片上的光致抗蚀剂图案的位置，才能确保芯片每一层图案相对位置的 准确性。因此，如何提高光刻工艺的效率与准确度已成为一值得关注的议题。
技术实现思路
本专利技术主要目的之一在于提供一种利用具有多个平台的光刻机台进行 光刻工艺的方法，以提升光刻工艺的产率与叠对精确度。根据本专利技术的一较佳实施例，本专利技术提供一种。首先，提供一光刻机台，光刻机台包含有一第一晶片承座(first wafer chuck)与 一第二晶片承座(second wafer chuck)。之后，提供一晶舟(cassette)至光刻机 台，晶舟内包含有多个晶片，各晶片皆具有一晶片编号(wafer identification, wafer ID)。接着，设定第一晶片承座去承载晶片编号为奇数的晶片，并且设 定第二晶片承座去承载晶片编号为偶数的晶片。其后，利用光刻机台分别对各晶片进行一第 一光刻工艺。根据本专利技术的另 一较佳实施例，本专利技术另提供一种进行光刻工艺的方 法。首先提供一光刻机台与一晶片，光刻机台包含有一投影系统、 一定位系 统、 一第一晶片承座与一第二晶片承座。之后，利用光刻机台对晶片进行多 个光刻工艺，其中部分的前述光刻工艺为彼此之间具有高度叠对相关性的叠 对相关光刻工艺(overlay related lithographic processes), 且各叠对相关光刻工 艺皆利用第 一 晶片承座来承载晶片而进行操作。为让本专利技术的上述目的、特征、和优点能更明显易懂，下文特举较佳实 施方式，并配合所附图式，作详细说明如下。然而如下的较佳实施方式与图 式仅供参考与说明用，并非用来对本专利技术加以限制者。附图说明图1为传统MOS晶体管的示意图。图2绘示的是一个具有对准偏差的MOS晶体管的示意图。图3所绘示的是一种具有多平台的光刻机台及其运作方式。图4绘示的是利用图3所示操作方法进行光刻工艺的批次状况表。图5绘示的是本专利技术的第一较佳实施例进行光刻工艺的批次状况表。图6绘示的是图5所示的第二光刻工艺的虚拟批次状况表。图7绘示的是图5所示的第二光刻工艺的流程示意图。图8绘示的是本专利技术的第二较佳实施例进行光刻工艺的批次状况表。图9绘示的是图8所示的第三光刻工艺的虚拟批次状况表。主要元件符号说明10硅基底12P型阱14轻掺杂漏极16源极18漏极20MOS晶体管22栅极氧化层24栅极导电层26栅极28侧壁子30浅沟隔离32有源区域34介电层36接触插塞100光刻才几台101支架1本文档来自技高网...

【技术保护点】
一种进行光刻工艺的方法，包含有：　提供光刻机台，该光刻机台包含有第一晶片承座与一第二晶片承座；　提供晶舟至该光刻机台，该晶舟内包含有多个晶片，且各该晶片皆具有晶片编号；　设定该第一晶片承座去承载晶片编号为奇数的该晶片，并且 设定该第二晶片承座去承载晶片编号为偶数的该晶片；以及　利用该光刻机台分别对各该晶片进行第一光刻工艺。

【技术特征摘要】

【专利技术属性】
技术研发人员：黄启清，颜子卿，罗士杰，吴文宗，
申请(专利权)人：联华电子股份有限公司，
类型：发明
国别省市：71[中国|台湾]