异步逐次逼近式模数转换器制造技术

本申请公开了一种异步逐次逼近式模数转换器，包括：比较器、异步时钟生成器、数字校准模块。比较器包括：一对差分输入晶体管，其栅极分别接收一对差分输入信号；电流注入单元，包括第一至第四晶体管，其源极均连接电源端，漏极均连接一对差分输入晶体管的源极，栅极分别连接第一至第四时钟信号，用于调整注入电流；一对反相器，其输入端和输出端相互交叉连接并且分别输出一对差分输出信号；一对输出端复位晶体管，其漏极分别连接一对反相器的输出端，源极均连接地端，栅极均连接第一时钟信号；一对输入端复位晶体管，其漏极分别连接一对差分输入晶体管的漏极，源极均连接地端，栅极均连接第一时钟信号。本申请可以获得最佳的噪声和功率性能。功率性能。功率性能。

【技术实现步骤摘要】
异步逐次逼近式模数转换器


[0001]本专利技术一般涉及集成电路
，特别涉及一种异步逐次逼近式模数转换器。

技术介绍

[0002]ADC(Analog
‑
to
‑
Digital Convertor，模数转换器)是一种将模拟信号转换成数字信号的电路。ADC的应用范围非常广泛，包括通信设备、测试仪器、音频设备等都有ADC的应用。随着集成电路工艺的发展，SAR ADC(Successive
‑
Approximation
‑
Register ADC，逐次逼近模数转换器)因其低功耗和受工艺影响较小的优势获得了越来越多的关注。
[0003]在高速GHz的SAR ADC设计中，比较器噪声性能至关重要。但由于比较器的工作速度和噪声是一对互相折衷的参数，因此仅仅通过模拟电路设计的手段优化电路性能会存在上限。为了保证电路的良率，设计时需要留有一定的余量来应对工艺制造过程中的各种偏差，这也意味着电路性能并没有得到完全的发挥。

技术实现思路

[0004]本专利技术的目的在于提供一种异步逐次逼近式模数转换器，可以调整ADC的比较速度，以获得最佳的噪声和功率性能。
[0005]本申请公开了一种异步逐次逼近式模数转换器，包括：
[0006]比较器，所述比较器的正输入端和负输入端分别接收一对差分输入信号并进行比较后输出；
[0007]异步时钟生成器，所述异步时钟生成器分别接收所述比较器的输出并生成时钟信号；
[0008]数字校准模块，所述数字校准模块对所述时钟信号进行数字校准；
[0009]其中，所述比较器包括：
[0010]一对差分输入晶体管，其栅极分别接收所述一对差分输入信号；
[0011]电流注入单元，所述电流注入单元包括第一至第四晶体管，所述第一至第四晶体管的源极均连接电源端，漏极均连接所述一对差分输入晶体管的源极，栅极分别连接第一至第四时钟信号，所述电流注入单元根据所述第一至第四时钟信号调整注入所述一对差分输入晶体管的电流；
[0012]一对反相器，所述一对反相器分别连接于所述一对差分输入晶体管的漏极和地端之间，所述一对反相器的输入端和输出端相互交叉连接并且其输出端分别输出一对差分输出信号；
[0013]一对输出端复位晶体管，其漏极分别连接所述一对反相器的输出端，源极均连接地端，栅极均连接所述第一时钟信号；
[0014]一对输入端复位晶体管，其漏极分别连接所述一对差分输入晶体管的漏极，源极均连接地端，栅极均连接所述第一时钟信号。
[0015]在一个优选例中，所述异步时钟生成器包括：
[0016]第十五和十六晶体管，其栅极分别连接所述一对差分输出信号，源极均连接地端；
[0017]第十七晶体管，其源极连接电源端，栅极连接缓冲器的输出端；
[0018]第一至第四反相器，所述第一至第四反相器的输入端、所述第十五至第十七晶体管的漏极、所述缓冲器的输入端均相连，所述第一至第四反相器的输出端分别输出所述第一至第四时钟信号，所述数字校准模块输出校准信号控制所述第二至第四反相器的开关。
[0019]在一个优选例中，所述第二至第四反相器分别包括第二十一至二十三晶体管，所述第二十一和二十二晶体管的栅极均连接所述第十七晶体管的漏极，所述第二十一晶体管的源极连接电源端，所述第二十二晶体管的源极连接所述第二十三晶体管的漏极，所述第二十三晶体管的栅极连接校准信号，所述第二十三晶体管的源极连接地端，所述第二十一和第二十二晶体管的漏极相连并输出时钟信号。
[0020]在一个优选例中，所述比较器的正输入端和负输入端分别连接电容阵列。
[0021]本申请还公开了一种异步逐次逼近式模数转换器包括：
[0022]比较器，所述比较器的正输入端和负输入端分别接收一对差分输入信号并进行比较后输出；
[0023]异步时钟生成器，所述异步时钟生成器分别接收所述比较器的输出并生成时钟信号；
[0024]数字校准模块，所述数字校准模块对所述时钟信号进行数字校准；
[0025]其中，所述比较器包括：
[0026]一对差分输入晶体管，其栅极分别接收所述一对差分输入信号；
[0027]电流注入单元，所述电流注入单元包括第一和第二晶体管，所述第一和第二晶体管的源极均连接电源端，漏极均连接所述一对差分输入晶体管的源极，栅极分别连接第一和第二时钟信号，其中，所述第二时钟信号使能所述第二晶体管的时间晚于所述第一时钟信号使能所述第一晶体管，并且同时关闭所述第一和第二晶体管，所述电流注入单元根据所述第二时钟信号晚于使能的时间调整注入所述一对差分输入晶体管的电流；
[0028]一对反相器，所述一对反相器分别连接于所述一对差分输入晶体管的漏极和地端之间，所述一对反相器的输入端和输出端相互交叉连接并且其输出端分别输出一对差分输出信号；
[0029]一对输出端复位晶体管，其漏极分别连接所述一对反相器的输出端，源极均连接地端，栅极均连接所述第一时钟信号；
[0030]一对输入端复位晶体管，其漏极分别连接所述一对差分输入晶体管的漏极，源极均连接地端，栅极均连接所述第一时钟信号。
[0031]在一个优选例中，所述异步时钟生成器包括：
[0032]第十五和十六晶体管，其栅极分别连接所述一对差分输出信号，源极均连接地端；
[0033]第十七晶体管，其源极连接电源端，栅极连接缓冲器的输出端；
[0034]第一反相器，所述第一反相器的输入端、所述第十五至十七晶体管的漏极及所述缓冲器的输入端相连，所述第一反相器的输出端输出第一时钟信号；
[0035]第十八和十九晶体管，其栅极分别连接所述一对差分输出信号，源极均连接地端；
[0036]第二十晶体管，其源极连接电源端，栅极连接延迟控制单元；
[0037]第二反相器，所述第二反相器的输入端、所述第十八至二十晶体管的漏极相连，所
述第二反相器的输出端输出第二时钟信号，所述数字校准模块输出校准信号到所述延迟控制单元。
[0038]本申请还公开了一种异步逐次逼近式模数转换器包括：
[0039]比较器，所述比较器的正输入端和负输入端分别接收一对差分输入信号并进行比较后输出；
[0040]异步时钟生成器，所述异步时钟生成器分别接收所述比较器的输出并生成时钟信号；
[0041]其中，所述比较器包括：
[0042]一对差分输入晶体管，其栅极分别接收所述一对差分输入信号；
[0043]电流注入单元，所述电流注入单元包括第一晶体管和可编程开关阵列，所述可编程开关阵列连接于电源端与所述第一晶体管的源极之间，所述第一晶体管的漏极连接所述一对差分输入晶体管的源极，栅极连接时钟信号，所述电流注入单元通过调整所述可编程开关阵列调整注入到
[0044]所述一对差分输入晶体管的电流；
[0045]一对反相器，所述一对反相器分别连本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种异步逐次逼近式模数转换器，其特征在于，包括：比较器，所述比较器的正输入端和负输入端分别接收一对差分输入信号并进行比较后输出；异步时钟生成器，所述异步时钟生成器分别接收所述比较器的输出并生成时钟信号；数字校准模块，所述数字校准模块对所述时钟信号进行数字校准；其中，所述比较器包括：一对差分输入晶体管，其栅极分别接收所述一对差分输入信号；电流注入单元，所述电流注入单元包括第一至第四晶体管，所述第一至第四晶体管的源极均连接电源端，漏极均连接所述一对差分输入晶体管的源极，栅极分别连接第一至第四时钟信号，所述电流注入单元根据所述第一至第四时钟信号调整注入所述一对差分输入晶体管的电流；一对反相器，所述一对反相器分别连接于所述一对差分输入晶体管的漏极和地端之间，所述一对反相器的输入端和输出端相互交叉连接并且其输出端分别输出一对差分输出信号；一对输出端复位晶体管，其漏极分别连接所述一对反相器的输出端，源极均连接地端，栅极均连接所述第一时钟信号；一对输入端复位晶体管，其漏极分别连接所述一对差分输入晶体管的漏极，源极均连接地端，栅极均连接所述第一时钟信号。2.如权利要求1所述的异步逐次逼近式模数转换器，其特征在于，所述异步时钟生成器包括：第十五和十六晶体管，其栅极分别连接所述一对差分输出信号，源极均连接地端；第十七晶体管，其源极连接电源端，栅极连接缓冲器的输出端；第一至第四反相器，所述第一至第四反相器的输入端、所述第十五至第十七晶体管的漏极、所述缓冲器的输入端均相连，所述第一至第四反相器的输出端分别输出所述第一至第四时钟信号，所述数字校准模块输出校准信号控制所述第二至第四反相器的开关。3.如权利要求2所述的异步逐次逼近式模数转换器，其特征在于，所述第二至第四反相器分别包括第二十一至二十三晶体管，所述第二十一和二十二晶体管的栅极均连接所述第十七晶体管的漏极，所述第二十一晶体管的源极连接电源端，所述第二十二晶体管的源极连接所述第二十三晶体管的漏极，所述第二十三晶体管的栅极连接校准信号，所述第二十三晶体管的源极连接地端，所述第二十一和第二十二晶体管的漏极相连并输出时钟信号。4.如权利要求1所述的异步逐次逼近式模数转换器，其特征在于，所述比较器的正输入端和负输入端分别连接电容阵列。5.一种异步逐次逼近式模数转换器，其特征在于，包括：比较器，所述比较器的正输入端和负输入端分别接收一对差分输入信号并进行比较后输出；异步时钟生成器，所述异步时钟生成器分别接收所述比较器的输出并生成时钟信号；数字校准模块，所述数字校准模块对所述时钟信号进行数字校准；其中，所述比较器包括：一对差分输入晶体管，其栅极分别接收所述一对差分输入信号；
电流注入单元，所述电流注入单元包括第一和第二晶体管，所述第一和第二晶体管的源极均连接电源端，漏极均连接所述一对差分输入晶体管的源极，栅极分别连接第一和第二时钟信号，其中，所述第二时钟信号使能所述第二晶体管的时间晚于所述第一时钟信号使能所述第一晶体管，并且同时关闭所述第一和第二晶体管，所述电流注入单元根据所述第二时钟信号晚于使能的时间调整注入所述一对差分输入晶体管的电流；一对反相器，所述一对反相器分...

【专利技术属性】
技术研发人员：陈晨，蔡敏卿，李承哲，
申请(专利权)人：集益威半导体上海有限公司，
类型：发明
国别省市：