一种可调链路损耗的芯片测试装置及方法制造方法及图纸

本发明专利技术揭示了一种可调链路损耗的芯片测试装置及方法，装置包括测试板和若干个多通道链路子卡，测试板设有芯片连接器和若干个子卡连接器，多通道链路子卡可拆卸地装配于子卡连接器上，多通道链路子卡包括若干个用于将待测芯片发出的信号环回至待测芯片内的测试回环链路，并且若干个多通道链路子卡中，至少存在两个同一频率下链路损耗不同的多通道链路子卡，或者至少存在两个不同频率下链路损耗不同的多通道链路子卡。本发明专利技术通过将测试所需的回环链路与测试板分开设计，使得一个测试板可搭配不同链路损耗的多通道链路子卡，无需单独设计多种类型的测试板，只需设计不同链路损耗的多通道链路子卡即可，可降低芯片测试系统的复杂度和成本。杂度和成本。杂度和成本。

【技术实现步骤摘要】
一种可调链路损耗的芯片测试装置及方法


[0001]本专利技术涉及芯片测试
，尤其涉及一种可调链路损耗的芯片测试装置及该芯片测试装置测试芯片的方法。

技术介绍

[0002]随着摩尔定律的发展，芯片的密度和带宽越来越高，如一些交换芯片具有128或者256个SerDes接口，每个SerDes接口包括发射端(TX)和接收端(RX)。这些SerDes接口支持的协议较多，其可支持着从1G到112G的多种协议，如IEEE802.3、OIF、SFF
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8431等等。在实际使用过程中，通常需要测试芯片是否满足所有的协议规范，也即测试这些SerDes接口是否满足所有的协议规范。
[0003]目前，通过测试板来测试这些SerDes接口是否满足所有的协议规范。在测试时，将待测芯片装配至测试板上，并将芯片的每个SerDes接口引出并自环，这里的自环指的是每个SerDes中，发射端(TX)通过信号传输线与接收端(RX)相连，发射端(TX)发射的信号通过信号传输线环回至接收端(RX)中。这里信号传输走线的损耗需要按照芯片支持的最高速率的协议要求进行设计，以使信号传输走线的损耗与协议的规范相匹配，如一交换芯片支持的最高速率是IEEE802.3
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2015上的规范100GBASE
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KR4，其要求在12.9GHz时插损不超过35dB。在测试板使用M4板材时，信号传输走线的长度需要在35inch。当所有信号传输走线满足35dB时进而可测试芯片的所有SerDes接口是否满足需求。
>[0004]然而，由于芯片中SerDes接口较多，导致信号传输线的数量也较多，使得测试板的设计难度及成本增加，如增加PCB的层数及尺寸等等。同时，由于测试板在生产加工时存在误差以及因材料问题导致的无法精确控制损耗，导致测试板需要设计多次或者测试结果不准确。另外，目前的测试板仅能够满足一种协议的测试需求，为满足不同协议的测试需求，需要设计多个测试板，使得成本增加。

技术实现思路

[0005]本专利技术的目的在于提供一种芯片测试装置，可满足不同协议的测试需求，具有成本低等优点，同时还提供一种芯片测试装置实现芯片测试的方法。
[0006]为实现上述目的，本专利技术提出一种可调链路损耗的芯片测试装置，所述芯片测试装置包括测试板和若干个多通道链路子卡，其中，
[0007]所述测试板设有芯片连接器和若干个子卡连接器，所述芯片连接器用于装配待测芯片，所述子卡连接器用于装配多通道链路子卡；
[0008]所述多通道链路子卡可拆卸地装配于子卡连接器上，所述多通道链路子卡包括若干个用于将待测芯片发出的信号环回至待测芯片内的测试回环链路，并且若干个多通道链路子卡中，至少存在两个同一频率下链路损耗不同的多通道链路子卡，或者至少存在两个不同频率下链路损耗不同的多通道链路子卡。
[0009]优选地，所述芯片连接器包括若干个信号传输接口，每个信号传输接口包括第一
信号发射端和第一信号接收端，每个所述子卡连接器包括具有若干个第二信号接收端的第一连接器和具有若干个第二信号发射端的第二连接器，所述芯片连接器的每个信号传输接口中，第一信号发射端连接一第一连接器中的第二信号接收端，第一信号接收端连接与该第一连接器相对应的第二连接器中与该第二信号接收端相对应的第二信号发射端。
[0010]优选地，每个第一信号发射端连接第一连接器所需的信号传输线的长度相同。
[0011]优选地，每个第一信号接收端连接第二连接器所需的信号传输线的长度相同。
[0012]优选地，所述第一连接器靠近所述芯片接收器设置，所述第二连接器远离所述芯片接收器设置。
[0013]优选地，所述多通道链路子卡包括与第一连接器可拆卸连接的第三连接器和与第二连接器可拆卸连接的第四连接器，每个所述测试回环链路包括第三信号发射端、第三信号接收端和连接所述第二信号发射端和第二信号接收端的信号传输线，多通道链路子卡内的若干个所述测试回环链路中，所有第三信号接收端集成于第三连接器中，所有第三信号发射端集成于第四连接器中。
[0014]优选地，同一个多通道链路子卡中，连接第三信号发射端和第三信号接收端的所有信号传输线的长度均相同。
[0015]优选地，不同链路损耗的若干个多通道链路子卡中，连接第三信号发射端和第三信号接收端的信号传输线的长度不相同。
[0016]优选地，不同链路损耗的若干个多通道链路子卡之间链路损耗相差0.5dB或者1dB。
[0017]本专利技术还揭示了一种芯片测试方法，包括如下步骤：
[0018]将待测芯片装配于芯片连接器上；
[0019]根据所测试的协议所需的链路损耗选择相应的多通道链路子卡，并将该多通道链路子卡装配于测试板上的子卡连接器上。
[0020]本专利技术的有益效果是：
[0021](1)本专利技术通过将测试所需的回环链路与测试板分开设计，也即将回环链路设计成多通道链路子卡的形式，在进行芯片测试时，只需选择相应链路损耗的多通道链路子卡插接于测试上即可将芯片发出的信号环回至芯片内，配置灵活，满足不同协议的测试需求，提高了芯片测试的便利性，也提高芯片测试效率。
[0022](2)本专利技术通过将测试所需的回环链路与测试板分开设计，使得一个测试板可搭配不同链路损耗的若干个多通道链路子卡，无需单独设计多种类型的测试板，只需设计不同损耗的多通道链路子卡即可，可降低芯片测试系统的复杂度和成本。
附图说明
[0023]图1是现有技术中测试板结构示意图；
[0024]图2是芯片测试装置的结构示意图；
[0025]图3是多通道链路子卡的结构示意图。
具体实施方式
[0026]下面将结合本专利技术的附图，对本专利技术实施例的技术方案进行清楚、完整的描述。
[0027]结合图2和图3所示，为本专利技术一实施例所揭示的芯片测试装置，用于芯片的测试，这里的芯片包括但不限于交换芯片。本实施例中，以芯片测试装置对交换芯片测试为例，对芯片测试装置进行详细地说明。
[0028]具体地，芯片测试装置包括测试板和若干个多通道链路子卡。其中，测试板包括芯片连接器和若干个子卡连接器，芯片连接器用于装配待测的交换芯片，交换芯片具有至少一个SerDes(Serializer
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Deserializer，串行器
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解串器)接口，SerDes接口包括发射端(TX)和接收端(RX)，子卡连接器用于装配多通道链路子卡；多通道链路子卡可拆卸地装配于子卡连接器上，每个多通道链路子卡包括若干个测试环回链路，测试环回链路用于将交换芯片输出的信号环回至交换芯片内，即：每个SerDes接口对应一个测试环回链路，并且每个SerDes接口中，发射端(TX)输出的信号通过测试环回链路环回至接收端(RX)。
[0029]进一步地，若干个多通道链路子卡中，存在多种类型的多通道链路子卡，以满足不同的协议测试需求，如存在同一频率下链路损耗不同的多个多通道本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种可调链路损耗的芯片测试装置，其特征在于，所述芯片测试装置包括测试板和若干个多通道链路子卡，其中，所述测试板设有芯片连接器和若干个子卡连接器，所述芯片连接器用于装配待测芯片，所述子卡连接器用于装配多通道链路子卡；所述多通道链路子卡可拆卸地装配于子卡连接器上，所述多通道链路子卡包括若干个用于将待测芯片发出的信号环回至待测芯片内的测试回环链路，并且若干个多通道链路子卡中，至少存在两个同一频率下链路损耗不同的多通道链路子卡，或者至少存在两个不同频率下链路损耗不同的多通道链路子卡。2.根据权利要求1所述的芯片测试装置，所述芯片连接器包括若干个信号传输接口，每个信号传输接口包括第一信号发射端和第一信号接收端，每个所述子卡连接器包括具有若干个第二信号接收端的第一连接器和具有若干个第二信号发射端的第二连接器，所述芯片连接器的每个信号传输接口中，第一信号发射端连接一第一连接器中的第二信号接收端，第一信号接收端连接与该第一连接器相对应的第二连接器中与该第二信号接收端相对应的第二信号发射端。3.根据权利要求2所述的芯片测试装置，每个第一信号发射端连接第一连接器所需的信号传输线的长度相同。4.根据权利要求2或3所述的芯片测试装置，每个第一信号接收端连接第二连接器所需的信号传输线的长度相同。...

【专利技术属性】
技术研发人员：朱光，刘丹，卢增辉，
申请(专利权)人：苏州盛科通信股份有限公司，
类型：发明
国别省市：