时钟链路、电子设备制造技术

本公开提供一种时钟链路，所述时钟链路包括多级缓冲模块和多个时钟信号输出端，每个所述时钟信号输出端均对应有相应的缓冲模块，所述时钟信号输出端与相应的缓冲模块的输出端电连接；所述缓冲模块用于对输入至该缓冲模块的时钟信号进行整形，以获得满足与该缓冲模块对应的时序要求的输出时钟信号，在相邻两级缓冲模块中，后一级缓冲模块的输入端与前一级缓冲模块的输出端电连接，且后一级缓冲模块输出的时钟信号相对于输入至第一级缓冲模块的时钟信号的时延大于前一级缓冲模块输出的时钟信号相对于输入至第一级缓冲模块的时钟信号的时延。本公开还提供一种电子设备。本公开还提供一种电子设备。本公开还提供一种电子设备。

【技术实现步骤摘要】
时钟链路、电子设备


[0001]本公开涉及电子设备领域，具体地，涉及一种时钟链路和一种包括该时钟链路的电子设备。

技术介绍

[0002]随着集成电路制造工艺进入纳米级，诸如串行/解串器(SerDes)的工作速度越来越快，相对应的需求的时钟也越来越快。
[0003]对于高速串行/解串器而言，其中的时钟驱动一般采用具有树形结构的时钟链路进行多路径分别缓冲，最后集总式驱动超大负载。但在较高速度下，上述树形结构占用较大面积，且功耗巨大。

技术实现思路

[0004]本公开实施例提供一种时钟链路和一种包括该时钟链路的电子设备。
[0005]作为本公开的第一个方面，提供一种时钟链路，其中，所述时钟链路包括多级缓冲模块和多个时钟信号输出端，每个所述时钟信号输出端均对应有相应的缓冲模块，所述时钟信号输出端与相应的缓冲模块的输出端电连接；
[0006]所述缓冲模块用于对输入至该缓冲模块的时钟信号进行整形，以获得满足与该缓冲模块对应的时序要求的输出时钟信号，
[0007]在相邻两级缓冲模块中，后一级缓冲模块的输入端与前一级缓冲模块的输出端电连接，且后一级缓冲模块输出的时钟信号相对于输入至第一级缓冲模块的时钟信号的时延大于前一级缓冲模块输出的时钟信号相对于输入至第一级缓冲模块的时钟信号的时延。
[0008]可选地，所述时钟链路还包括自偏置直流耦合模块，所述自偏置直流耦合模块的输入端用于接收初始时钟信号，所述自偏置直流耦合模块的输出端与第一级所述缓冲模块的输入端电连接，
[0009]所述自偏置直流耦合模块用于对所述初始时钟信号提供直流偏置点，以使得输入第一级所述缓冲模块的时钟信号满足预定占空比范围。
[0010]可选地，所述直流偏置点设置在VDD/2的位置。
[0011]可选地，所述时钟链路还包括分频器，所述分频器用于根据分频需求对该分频器的输入端接收到的信号进行分频处理，并将预定频率的时钟信号输入至第一级所述缓冲模块的输入端。
[0012]可选地你，所述分频需求选自以下分频需求中的任意一者：
[0013]全速率、半速率、四分之一速率、八分之一速率。
[0014]可选地，所述时钟链路还包括占空比校正模块，所述占空比校正模块用于确定多级缓冲模块中的至少一级缓冲模块的输出时钟信号的占空比，并且，所述占空比校正模块还用于在被检测的缓冲模块的输出时钟信号不满足预定占空比范围的情况下，对被检测的缓冲模块之前的模块输出的时钟信号进行占空比调整。
[0015]可选地，所述占空比校正模块包括占空比传感器、数字逻辑单元、占空比校正单元，
[0016]所述占空比传感器用于对接收到的时钟信号进行低通滤波处理获得直流电位、对所述直流电位进行运算比较，获得比较结果；
[0017]所述数字逻辑单元用于根据所述比较结果判断所述占空比传感器检测的时钟信号的占空比是否满足预定占空比范围，且所述逻辑数字单元还用于在所述占空比传感器检测的时钟信号的占空比不满足预定占空比范围时生成调整控制信号，并将该调整控制信号提供给占空比校正单元；
[0018]所述占空比校正单元用于根据接收到所述调整控制信号生成占空比校正信号，并将该占空比校正信号提供给被检测的缓冲模块之前的模块。
[0019]可选地，所述占空比传感器用于检测最后一级缓冲模块的输出时钟信号。
[0020]可选地，所述占空比校正单元用于对第二级缓冲模块的输入时钟信号进行校正。
[0021]可选地，所述时钟链路包括三级所述缓冲模块。
[0022]可选地，第一级所述缓冲模块的输出端用于与串行器的时钟信号输入端电连接，第二级所述缓冲模块的输出端用于与重定时器的时钟信号输入端电连接，第三级所述缓冲模块的输出端用于与驱动器电连接。
[0023]可选地，第i级缓冲模块用于对第i
‑
1级缓冲模块输出的时钟信号进行驱动能力增加，以使得第i级缓冲模块输出的时钟信号能够驱动第i级缓冲模块对应的负载、以及第i+1级缓冲模块，其中，i为正整数，且2≤i≤M
‑
1，M为所述时钟链路中缓冲模块的总级数。
[0024]作为本公开的第二个方面，提供一种电子设备，所述电子设备包括时钟链路和多个负载模块，其中，所述时钟链路为本公开第一个方面所提供的时钟链路，所述负载模块的时钟信号输入端与和该负载模块对应的缓冲模块的时钟信号输出端电连接。
[0025]可选地，所述时钟链路包括三级所述缓冲模块，多个所述负载模块包括串行器、重定时器、驱动器，所述串行器的时钟信号输入端与第一级缓冲模块的时钟信号输出端电连接，所述重定时器的时钟信号输入端与第二级缓冲模块的时钟信号输出端电连接，所述驱动器的时钟信号输入端与第三级缓冲模块的时钟信号输出端。
[0026]可选地，所述电子设备包括第一电路版图、第二电路版图和第三电路版图，所述第一电路版图的数量为至少一个，各个所述第一电路版图分别用于承载时钟链路的至少一部分，所述第二电路版图用于承载所述串行器，所述第三电路版图用于承载所述驱动器，
[0027]所述第一电路版图、所述第二电路版图均位于所述第三电路版图的同一侧。
[0028]可选地，所述电子设备包括两个所述第一电路版图，两个所述第一电路版图分别承载所述时钟链路的一部分，所述第二电路版图位于两个所述第一电路版图之间，且所述第一电路版图和所述第二电路版图沿第一方向排列、所述第二电路版图和所述第三电路版图沿第二方向排列，所述第一方向与所述第二方向相交。
[0029]在所述时钟链路中，第一级缓冲模块的输入信号是未经整形的信号(为了便于描述，下文中将其称为第一信号)，经过第一级缓冲模块的整形处理后，第一级缓冲模块的输出端输出的时钟信号相对于第一信号的时延为Δt1，第二级缓冲模块的输入信号为第一缓冲模块的输出信号，经过第二级缓冲模块的整形处理后，第二级缓冲模块的输出信号相对于第一信号的时延为Δt1+Δt2，依次类推，第N级缓冲模块的输出信号相对于第一信号的
时延为Δt1+Δt2+
…
+Δtn。由此可知，后一级缓冲模块时在其前一级缓冲模块已经产生的时延的基础上对信号进行进一步缓冲处理。与单纯对第一信号进行缓冲处理、获得Δt1+Δt2+
…
+Δtn的时延相比，在前一级缓冲模块已经产生的时延的基础上对信号尽心进一步缓冲处理这种方式更加节约能耗。
附图说明
[0030]图1是本公开所提供的时钟链路的一种实施方式的示意图；
[0031]图2是本公开所提供的电子设备的版图布局示意图。
具体实施方式
[0032]为使本领域的技术人员更好地理解本公开的技术方案，下面结合附图对本公开提供的时钟链路和包括该时钟链路的电子设备进行详细描述。
[0033]在下文中将参考附图更充分地描述示例实施例，但是所述示例实施例可以以不同形式来体现且不应当被解释为限于本文阐述的实施例。反之，提供这些实施例的目的在于使本公开本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种时钟链路，其特征在于，所述时钟链路包括多级缓冲模块和多个时钟信号输出端，每个所述时钟信号输出端均对应有相应的缓冲模块，所述时钟信号输出端与相应的缓冲模块的输出端电连接；所述缓冲模块用于对输入至该缓冲模块的时钟信号进行整形，以获得满足与该缓冲模块对应的时序要求的输出时钟信号，在相邻两级缓冲模块中，后一级缓冲模块的输入端与前一级缓冲模块的输出端电连接，且后一级缓冲模块输出的时钟信号相对于输入至第一级缓冲模块的时钟信号的时延大于前一级缓冲模块输出的时钟信号相对于输入至第一级缓冲模块的时钟信号的时延。2.根据权利要求1所述的时钟链路，其特征在于，所述时钟链路还包括自偏置直流耦合模块，所述自偏置直流耦合模块的输入端用于接收初始时钟信号，所述自偏置直流耦合模块的输出端与第一级所述缓冲模块的输入端电连接，所述自偏置直流耦合模块用于对所述初始时钟信号提供直流偏置点，以使得输入第一级所述缓冲模块的时钟信号满足预定占空比范围。3.根据权利要求2所述的时钟链路，其特征在于，所述直流偏置点设置在VDD/2的位置。4.根据权利要求1所述的时钟链路，其特征在于，所述时钟链路还包括分频器，所述分频器用于根据分频需求对该分频器的输入端接收到的信号进行分频处理，并将预定频率的时钟信号输入至第一级所述缓冲模块的输入端。5.根据权利要求4所述的时钟链路，其特征在于，所述分频需求选自以下分频需求中的任意一者：全速率、半速率、四分之一速率、八分之一速率。6.根据权利要求1至5中任意一项所述的时钟链路，其特征在于，所述时钟链路还包括占空比校正模块，所述占空比校正模块用于确定多级缓冲模块中的至少一级缓冲模块的输出时钟信号的占空比，并且，所述占空比校正模块还用于在被检测的缓冲模块的输出时钟信号不满足预定占空比范围的情况下，对被检测的缓冲模块之前的模块输出的时钟信号进行占空比调整。7.根据权利要求6所述的时钟链路，其特征在于，所述占空比校正模块包括占空比传感器、数字逻辑单元、占空比校正单元，所述占空比传感器用于对接收到的时钟信号进行低通滤波处理获得直流电位、对所述直流电位进行运算比较，获得比较结果；所述数字逻辑单元用于根据所述比较结果判断所述占空比传感器检测的时钟信号的占空比是否满足预定占空比范围，且所述逻辑数字单元还用于在所述占空比传感器检测的时钟信号的占空比不满足预定占空比范围时生成调整控制信号，并将该调整控制信号提供给占空比校正单元；所述占空比校正单元用于根据接收到所述调整控制信号生成占空比校正信号，并将该占空比校正信号提供给...

【专利技术属性】
技术研发人员：杨彬彬，
申请(专利权)人：深圳市中兴微电子技术有限公司，
类型：发明
国别省市：