半导体器件的制造方法、半导体器件以及配线基板技术

技术编号:3770036 阅读:227 留言:0更新日期:2012-04-11 18:40
本发明专利技术公开了一种半导体器件的制造方法、半导体器件以及配 线基板。在半导体器件的制造方法中,把半导体芯片安装在支撑板上, 使该半导体芯片的设置有多个端子电极的一侧露出来。形成绝缘层以 覆盖半导体芯片的设置有端子电极的一侧。形成与端子电极连接并穿 透绝缘层的穿通电极。在绝缘层上形成与穿通电极连接的金属配线。 形成与金属配线连接的外部端子电极。作为第二间隔的相邻外部端子 电极之间的间隔大于作为第一间隔的相邻端子电极之间的间隔。

【技术实现步骤摘要】

本专利技术涉及半导体器件的制造方法、半导体器件以及配线基板。 更具体地说,本专利技术涉及使半导体芯片的端子电极间隔与配线基板的 端子电极间隔一致的半导体器伴的制造方法、半导体器件以及配线基 板。
技术介绍
随着无处不在的网络社会的到来,对减小电子设备的尺寸和重 量的需求以及使电子设备具有更快的速度和更强的性能的需求逐渐 增加。尤其是,伴随着更精细的半导体设计规则技术的发展,形成IC (例如LSI系统)的半导体芯片的集成度也越来越高。半导体芯片 的端子电极(管脚)数量随着集成度的提高而增加。因此,当半导体芯片的管脚数量越来越多时,半导体芯片的端 子电极间隔(节距)变窄。例如,当在0.35|im代的设计规则中必须 使用约60pm的窄节距时,lOO)im、 70|im、 50pm等窄节距就变得很 普遍了。另一方面,在安装这种半导体芯片的配线基板中,以C4凸点节 距为代表的相邻端子电极之间的间隔很大(约100pm-200|am)。很 难制造与上述lOOium、 70pm、 50|am等窄节距相匹配的配线基板。因 此,用于将上述半导体芯片安装在配线基板上并且进行电连接的工艺 变得非常重要,其中该半导体芯片随着管脚数量的增加而具有更窄节 距的端子电极。一般来说,作为将管脚数量增加的半导体芯片安装在配线基板 上并且与该配线基板进行电连接的安装方法,倒装芯片连接是一种重 要方法。现有的普通安装技术是以半导体芯片的电路侧朝上的方式利 用细金属线使配线与端子结合的引线结合法。然而,在倒装芯片连接中,以半导体芯片的电路侧朝下的方式利用焊料和金属端子(凸点) 使半导体芯片与配线基板连接,从而进行电连接。因为配线长度比结 合引线的长度短,所以倒装芯片连接具有极好的电气特性并且适合更 快的速度和更高的密度。由于端子还可以二维地设置在半导体芯片的 正下方,所以倒装芯片连接具有易于将管脚数量(端子数量)增加到 例如几千个管脚的特征。此外,由于倒装芯片连接的结构能够从半导 体芯片的背面散热,所以倒装芯片连接还具有极好的散热性。如果半导体芯片的端子电极间隔比配线基板的端子电极间隔 小,那么难以将半导体芯片直接安装在配线基板上。图1是当半导体芯片120的端子电极140之间的间隔Dl小于配线基板170的端子电 极150之间的间隔D2时的半导体芯片120和配线基板170的示意性 剖视图。在这种情况下,进行以下安装方法在半导体芯片与配线基 板之间设置带有复杂沉积的绝缘层和配线层的高密度多层配线基板, 通过倒装芯片方式将半导体芯片安装在高密度多层配线基板上,再通 过BGA结合方式将其上安装有半导体芯片的高密度多层配线基板安 装在普通配线基板(母板)上。这是倒装芯片球栅阵列封装(FCBGA, Flip Chip Ball Grid Array)。在FCBGA中,将高密度多层配线基板 安装在普通配线基板上的安装方法是BGA;除了BGA以外,还可以 使用针栅阵列封装(PGA, Pin Grid Array)或线栅阵列封装(LGA, Line Grid Array),并且安装方法相应地称为FCPGA或FCLGA。然而,上述FCBGA等涉及的问题在于,必须使用带有复杂沉积 的绝缘层和配线层的高密度多层配线基板。作为能够在不使用具有复杂沉积结构的高密度多层配线基板的 情况下使半导体芯片与配线基板直接电连接的半导体器件的制造方 法,可以采用将半导体芯片直接嵌入配线基板并且将半导体芯片安装 在配线基板中的方法,以及利用焊球将安装在基板(用于机械支撑半 导体芯片并具有导热功能)上的半导体器件安装在配线基板上的方法 等。将半导体芯片直接嵌入配线基板的方法就是形成凹口以将半导 体芯片结合在配线基板中的方法。日本专利申请公开No.2003-7896公开了将半导体芯片结合在多层配线基板中,并且半导体芯片的配线 端子通过过渡层在配线基板中配线的方法。利用焊球等将安装在基板(用于机械支撑半导体芯片并具有导 热功能)上的半导体器件安装在配线基板上的方法是以下方法利用 预定的安装方法在预定的基板上进行安装,形成与现有配线基板的端 子电极相对应的外部端子电极,利用焊球等安装方法将半导体芯片安装在配线基板上。日本专利申请公开No.2002-16173公开了半导体器 件的制造方法的实施例,其中,形成由金属底板和树脂复合材料框架 组成的凹口,将半导体芯片嵌入该凹口,并设置绝缘层,然后形成与 现有配线基板的端子电极相对应的外部端子电极。日本专利申请公开 No.236941/1994公开了半导体器件的制造方法的实施例,其中,选择 具有高导热性的机械稳定基板,在该基板中形成空腔,连接半导体芯 片,并设置与半导体芯片的端子电极连接的配线和由绝缘层组成的薄 膜覆盖物,然后使半导体芯片与配线基板连接。然而,在现有技术中使用的半导体器件的制造方法、半导体器 件和配线基板存在以下问题首先,在日本专利申请公开No.2003-7896公开的方法中存在的 问题是不能使用任何想要的配线基板。具体地说,该方法存在以下问题因为用于结合半导体芯片的凹口必须通过镗阶梯孔等方式形成在配线基板表面上,并且必须提供由容易在结构中形成凹口的材料制 成且具有容易在结构中形成凹口的结构的配线基板,所以不能使用一 些想要的配线基板。在日本专利申请公开No.2002-16173公开的方法中存在的问题是必须具有提供框架的步骤。具体地说,必须具有以下步骤形成 由树脂复合材料制成的带孔的封装材料,其中孔的形状与半导体芯片 的形状相对应;将由带孔的封装材料制成的框架压力堆叠在由金属板制成的底板上。另外,再将绝缘膜设置在顶面上,因而必须使框架的 厚度与半导体芯片的厚度相等。因此,存在加工步骤的稳定性和可靠 性的问题,从而存在支撑半导体芯片的机械强度降低和用于散发由半 导体芯片产生的热量的导热性降低的问题。8此外,在日本专利申请公开No.236941/1994公开的方法中存在 的问题是没有考虑空腔的形成方法。具体地说,仅公开了将空腔铣削成比半导体芯片略大的尺寸的方法,并且该方法缺乏加工精度和可靠性。因此,难以设计出适应具有C4凸点节距等普通端子间隔的现 有配线基板的所需连接端子。
技术实现思路
本专利技术的示例性实施例提供了半导体器件的制造方法、半导体 .器件以及配线基板,其能够在不使用结构复杂的高密度配线基板的情 况下使半导体芯片的端子电极间隔与C4凸点节距等普通端子间隔一 致,并从而能够在使用现有配线基板的情况下增强用于支撑半导体芯 片的机械强度和用于散发由半导体芯片产生的热量的导热性。最后,根据本专利技术,提供了以下手段根据本专利技术第一方面的半导体器件的制造方法,该半导体器件 的制造力法具有半导体芯片安装步骤把半导体芯片安装在支撑板上,并使所述半导体芯片的设置有多个端子电极的一侧露出来;绝缘层形成步骤形成绝缘层以覆盖所述半导体芯片的设置有 多个端子电极的一侧;穿通电极形成步骤形成穿通电极,所述穿通电极与所述端子 电极连接并穿透所述绝缘层;金属配线形成步骤在所述绝缘层上形成与所述穿通电极连接 的金属配线;以及外部端子电极形成步骤在所述金属配线上形成用于使所述金 属配线与外部连接的外部端子电极,其中,相邻的所述外部端子电极之间的间隔大于相邻的所述端 本文档来自技高网
...

【技术保护点】
一种半导体器件的制造方法,包括: 半导体芯片安装步骤:把半导体芯片安装在支撑板上,并使所述半导体芯片的设置有多个端子电极的一侧露出来; 绝缘层形成步骤:形成绝缘层以覆盖所述半导体芯片的设置有多个端子电极的一侧; 穿通电极形 成步骤:形成穿通电极,所述穿通电极与所述端子电极连接并穿透所述绝缘层; 金属配线形成步骤:在所述绝缘层上形成与所述穿通电极连接的金属配线;以及 外部端子电极形成步骤:在所述金属配线上形成用于使所述金属配线与外部连接的外部端子电极 , 其中,相邻的所述外部端子电极之间的间隔大于相邻的所述端子电极之间的间隔。

【技术特征摘要】
...

【专利技术属性】
技术研发人员:堀内章夫宫坂俊次
申请(专利权)人:新光电气工业株式会社
类型:发明
国别省市:JP

网友询问留言 已有0条评论
  • 还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。

1