具有竖直结构的存储器件和包括存储器件的存储系统技术方案

一种存储器件包括第一下半导体层和第二下半导体层。第一下半导体层设置在包括第一存储单元阵列的第一上半导体层的下方。第一下半导体层包括与第一存储单元阵列电连接的第一页缓冲器。第二下半导体层设置在第二上半导体层的下方，该第二上半导体层包括第二存储单元阵列并在第一方向上与第一上半导体层相邻设置。第二下半导体层包括第二页缓冲器的第一部分，第二页缓冲器电连接到第二存储单元阵列并在第一方向上与第一下半导体层相邻设置。第一下半导体层还包括第二页缓冲器的第二部分，该第二部分与第一部分不同。第二部分与第一部分不同。第二部分与第一部分不同。

【技术实现步骤摘要】
具有竖直结构的存储器件和包括存储器件的存储系统
[0001]相关申请的交叉引用
[0002]本专利申请要求于2021年11月22日在韩国知识产权局递交的韩国专利申请No.10
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2021
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0161493的优先权，其全部公开内容通过引用并入本文。


[0003]本专利技术构思涉及一种存储器件，并且更具体地，涉及一种具有竖直结构的存储器件以及一种包括该存储器件的存储系统。

技术介绍

[0004]存储器件用于存储数据并且被分类为易失性存储器件和非易失性存储器件。例如，作为非易失性存储器件的示例的闪存设备可以用于移动电话、数码相机、便携式数字助理(PDA)、便携式计算机设备、固定计算机设备和其他设备。
[0005]存储单元可以三维地堆叠并且存储单元的尺寸可以减小以提高非易失性存储器件的集成度。因此，非易失性存储器件中包括的用于操作和电连接的操作电路和布线结构变得复杂。

技术实现思路

[0006]本专利技术构思的至少一个实施例提供了一种存储器件，其中第一下半导体层被配置为包括页缓冲器的至少一部分，使得形成在第二下半导体层中的内部外围电路区的宽度较大。
[0007]根据本专利技术构思的实施例，提供了一种存储器件，该存储器件包括：第一下半导体层，设置在包括第一存储单元阵列的第一上半导体层的下方，第一下半导体层包括与第一存储单元阵列电连接的第一页缓冲器；以及第二下半导体层，设置在第二上半导体层的下方，第二上半导体层包括第二存储单元阵列并在第一方向上与第一上半导体层相邻设置，第二下半导体层包括第二页缓冲器的第一部分，该第二页缓冲器电连接到第二存储单元阵列并在第一方向上与第一下半导体层相邻设置。第一下半导体层还包括第二页缓冲器的第二其他部分。
[0008]根据本专利技术构思的实施例，提供了一种存储器件，该存储器件包括：第一下半导体层，与包括第一存储单元阵列的第一上半导体层重叠，并包括与第一存储单元阵列电连接的第一页缓冲器；第二下半导体层，与包括第二存储单元阵列并在第一方向上与第一上半导体层相邻的第二上半导体层重叠，并且包括第二页缓冲器的第一部分，该第二页缓冲器电连接到第二存储单元阵列；第三下半导体层，与包括第三存储单元阵列并在与第一方向垂直的第二方向上与第一上半导体层相邻的第三上半导体层重叠，并且包括与第三存储单元阵列电连接的第三页缓冲器；以及第四下半导体层，与第四上半导体层重叠，并且包括第四页缓冲器的第一部分，第四上半导体层包括第四存储单元阵列并在第一方向上与第三上半导体层相邻并在第二方向上与第二上半导体层相邻，该第四页缓冲器电连接到第四存储
单元阵列。第一下半导体层包括第二页缓冲器的第二部分，该第二部分与第二页缓冲器的第一部分不同。第三下半导体层包括第四页缓冲器的第二部分，该第二部分与第四页缓冲器的第一部分不同。
[0009]根据本专利技术构思的实施例，提供了一种非易失性存储器件，该非易失性存储器件包括：第一下半导体层，设置在包括第一存储单元阵列的第一上半导体层的下方，第一下半导体层在竖直方向上与第一上半导体层重叠；以及第二下半导体层，设置在包括第二存储单元阵列并在第一方向上与第一上半导体层相邻设置的第二上半导体层的下方，第二下半导体层在竖直方向上与第二上半导体层重叠。第一下半导体层包括：第一页缓冲器，设置在与第一方向垂直的第二方向上，并电连接到第一存储单元阵列；多个高速缓存锁存器，设置在第二方向上并在第一方向上与第一页缓冲器间隔开，并且设置在与第二存储单元阵列电连接的第二页缓冲器的边缘处以在竖直方向上与第一上半导体层重叠；以及第一行驱动器，在第二方向上与第一页缓冲器和多个高速缓存锁存器相邻设置并电连接到第一存储单元阵列。
附图说明
[0010]根据以下结合附图进行的详细描述，将更清楚地理解本专利技术构思的实施例，在附图中：
[0011]图1是示出了根据本专利技术构思的实施例的存储器件的框图；
[0012]图2是示出了根据本专利技术构思的实施例的图1的存储器件的结构的示意图；
[0013]图3是根据本专利技术构思的实施例的存储器件的框图；
[0014]图4A至图4C是示出了根据本专利技术构思的示例实施例的存储器件的示意图；
[0015]图5是示出了根据本专利技术构思的示例实施例的存储器件的截面的示意图；
[0016]图6A至图6D是示出了根据本专利技术构思的示例实施例的上半导体层的上表面和下半导体层的上表面的平面图；
[0017]图7A至图7C是示出了根据本专利技术构思的示例实施例的行驱动器的布置的存储器件的示意图；
[0018]图8是根据本专利技术构思的示例实施例的存储器件中包括的存储块的等效电路图；
[0019]图9是示出了根据本专利技术构思的示例实施例的包括存储器件的存储卡系统的框图；
[0020]图10是示出了根据本专利技术构思的示例实施例的包括存储器件的计算系统的框图；以及
[0021]图11是示出了根据本专利技术构思的示例实施例的包括存储器件的固态驱动器(SSD)系统的框图。
具体实施方式
[0022]在下文中，将参考附图描述本专利技术构思的各种实施例。在下文中，将附图中的箭头所示的方向和与其相反的方向描述为相同的方向。在本公开的附图中，为了便于说明，可能仅示出了一部分。在参考附图的描述中，相同或对应的组件被赋予相同的附图标记，并且将省略对其的重复描述。
[0023]图1是示出了根据本专利技术构思的示例实施例的存储器件的框图。
[0024]参考图1，存储器件100可以包括存储单元阵列110、页缓冲器单元120(例如，缓冲器或缓冲器电路)、页缓冲器驱动器121(例如，驱动器电路)、行解码器130(例如，解码器电路)和外围电路140。
[0025]存储单元阵列110可以包括多个存储单元。例如，多个存储单元可以是闪存单元。然而，本专利技术构思不限于此，并且多个存储单元可以包括电阻随机存取存储器(RRAM)单元、铁电RAM(FRAM)单元、相变RAM(PRAM)单元、晶闸管RAM(TRAM)单元和磁性RAM(MRAM)单元。在下文中，主要描述了多个存储单元是NAND闪存单元的情况，因此，作为非易失性存储器件的存储器件100可以被称为“NVM器件”。
[0026]存储单元阵列110可以包括多个存储块BLK1至BLKz，并且存储块BLK1至BLKz中的每一个可以包括多个存储单元。存储单元阵列110可以通过位线BL连接到页缓冲器单元120，并且可以通过多条字线WL、多条串选择线SSL和多条地选择线GSL连接到行解码器130。
[0027]存储单元阵列110可以包括3D存储单元阵列，并且3D存储单元阵列可以包括多个存储NAND串。每一个存储NAND串可以包括分别与竖直堆叠在衬底上的字线连接的存储单元。美国申请公开No.7,679,133、美国申请公开No.8,553,466、美国申请公开No.8,654,587、美国申请公开No.8,559,235和美国申请公开No.2011/023本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种存储器件，包括：第一下半导体层，设置在包括第一存储单元阵列的第一上半导体层的下方，所述第一下半导体层包括与所述第一存储单元阵列电连接的第一页缓冲器；以及第二下半导体层，设置在第二上半导体层的下方，所述第二上半导体层包括第二存储单元阵列并在第一方向上与所述第一上半导体层相邻设置，所述第二下半导体层包括第二页缓冲器的第一部分，所述第二页缓冲器电连接到所述第二存储单元阵列并在所述第一方向上与所述第一下半导体层相邻设置，其中，所述第一下半导体层还包括所述第二页缓冲器的第二部分，所述第二部分与所述第一部分不同。2.根据权利要求1所述的存储器件，其中所述第一下半导体层还包括：第一页缓冲器驱动器，设置在所述第一页缓冲器与所述第二页缓冲器之间，并被配置为控制所述第一页缓冲器的高速缓存锁存器；以及第二页缓冲器驱动器，设置在所述第一页缓冲器驱动器与所述第二页缓冲器之间，并被配置为控制所述第二页缓冲器的高速缓存锁存器。3.根据权利要求2所述的存储器件，其中，所述第二页缓冲器包括在竖直方向上与所述第一上半导体层重叠的边缘高速缓存锁存器，并且所述边缘高速缓存锁存器包括多个高速缓存锁存器，所述多个高速缓存锁存器设置在所述第二页缓冲器的边缘处以与所述第二页缓冲器驱动器相邻。4.根据权利要求3所述的存储器件，其中，所述第二上半导体层还包括边缘通孔部分，所述边缘通孔部分设置在所述第二上半导体层的边缘处以与所述第一上半导体层相邻并包括穿过所述第二存储单元阵列以连接到所述第二页缓冲器的多个通孔，并且其中，所述第二页缓冲器还包括边缘接触部分，所述边缘接触部分包括多个通孔接触部，所述多个通孔接触部设置为在竖直方向上与所述多个通孔重叠以连接到所述多个通孔。5.根据权利要求4所述的存储器件，其中，所述第二页缓冲器还包括低电压电路，所述低电压电路包括被配置为基于低电压进行操作的至少一个晶体管，设置在所述边缘高速缓存锁存器与所述边缘接触部分之间，并且在竖直方向上与所述第一上半导体层重叠。6.根据权利要求5所述的存储器件，其中，所述第二页缓冲器还包括高电压电路，所述高电压电路包括被配置为基于高电压进行操作的至少一个晶体管，设置在所述低电压电路与所述边缘接触部分之间，并且在竖直方向上与所述第一上半导体层重叠。7.根据权利要求3所述的存储器件，其中，所述第一页缓冲器包括多个高速缓存锁存器，所述多个高速缓存锁存器在所述第一方向上设置在所述第一页缓冲器的中心。8.根据权利要求1所述的存储器件，其中，所述第二页缓冲器包括：多个高速缓存锁存器，在所述第一方向上设置在所述第二页缓冲器的中心并在竖直方向上与所述第二上半导体层重叠；以及至少一个晶体管，被配置为基于低电压进行操作并在竖直方向上与所述第一上半导体层重叠。
9.根据权利要求1所述的存储器件，其中，所述第二下半导体层还包括内部外围电路，所述内部外围电路在所述第一方向上与所述第二页缓冲器相邻设置并包括被配置为控制所述第一存储单元阵列和所述第二存储单元阵列的电路。10.根据权利要求9所述的存储器件，其中，所述内部外围电路包括电压发生器、纠错电路、调度器、命令解码器和地址解码器中的至少一个。11.一种存储器件，包括：第一下半导体层，与包括第一存储单元阵列的第一上半导体层重叠，并包括与所述第一存储单元阵列电连接的第一页缓冲器；第二下半导体层，与第二上半导体层重叠，并且包括第二页缓冲器的第一部分，所述第二上半导体层包括第二存储单元阵列并在第一方向上与所述第一上半导体层相邻，所述第二页缓冲器电连接到所述第二存储单元阵列；第三下半导体层，与第三上半导体层重叠，所述第三上半导体层包括第三存储单元阵列并在与所述第一方向垂直的第二方向上与所述第一上半导体层相邻，并且所述第三下半导体层包括与所述第三存储单元阵列电连接的第三页缓冲器；以及第四下半导体层，与第四上半导体层重叠，并且包括第四页缓冲器的第一部分，所述第四上半导体层包括第四存储单元阵列并在所述第一方向上与所述第三上半导体层相邻并在所述第二方向上与所述第二上半导体层相邻，所述第四页缓冲器电连接到所述第四存储单元阵列，其中，所述第一下半导体层包括所述第二页缓冲器的第二部分，所述第二部分与所述第二页缓冲器的所述第一部分不同，并且所述第三下半导体层包括所述第四页缓冲器的第二部分，所述第二部分与所述第四页缓冲器的所述第一部分不同。12.根据权利要求11所述的存储器件，其中，所述第一下半导体层还...

【专利技术属性】
技术研发人员：金昶汎，金成勋，边大锡，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：