一种基于AXI总线的并发传输模块和方法技术

本发明专利技术公开了一种基于AXI总线的并发传输模块和方法，包括：查找表单元，通过查找表以获取与多个逻辑地址对应的多个独立子地址以及多个数据掩码，多个逻辑地址来自于主设备发送的多条可并发的数据传输请求中；分析单元，用于根据数据掩码分析出多条数据传输请求中的有效数据传输请求；分配单元，用于将多个有效独立子地址对应分配给多个分发单元，多个有效独立子地址对应多个有效数据传输请求。通过在原有AXI总线上与AXI主设备对接的AXI节点中设置并发传输功能，让AXI主设备具备同时对多个从设备进行自定义读写以及数据位宽分配的能力，提高了总线传输的效率。提高了总线传输的效率。提高了总线传输的效率。

【技术实现步骤摘要】
一种基于AXI总线的并发传输模块和方法


[0001]本专利技术涉及数字集成电路设计
，尤其涉及一种基于AXI总线的并发传输模块和方法。

技术介绍

[0002]高级可扩展接口（AXI）协议是为了满足高性能系统设计而定义的一套独立通道协议，AXI协议主要应用在片内系统互联设计中，可实现不同设备（主设备和从设备）之间通过标准的互联总线进行交互，以满足超高性能和复杂的片上系统设计的需求。但是，随着片上系统的规模不断增大，片上系统所处理的数据量不断增加，AXI总线上主/从设备对数据通信提出了更高的性能要求。如ARM系列处理器作为典型的AXI主设备，DDR控制器作为典型的AXI从设备，其总线接口位宽都增加到了128bit甚至更高。总线数据位宽的增加带来了更高的吞吐率上限，但对总线带宽的利用率提出了更高要求，这是因为应用中并不是所有的数据类型都能够以128bit的粒度操作。此外，处理器等AXI主设备也需要通过AXI总线与某些总线数据位宽不足128bit的外设进行数据传输（这些典型的设备包括：慢速IO相关从设备，一般都是以小于128bit的字甚至字节的数据位宽与总线交互；某些计算密集型设备，如非对称加解密加速模块，这些设备一般以字的数据位宽与总线交互），则此时总线位宽的利用率仅有25%甚至更低。AXI协议中将这种类型的访问定义为窄位宽数据传输，这种类型的访问对总线传输带宽造成了浪费。
[0003]同时，随着片上系统所需处理的应用越来越复杂，AXI主设备通常需要与更多的从设备进行交互，包括但不限于向多个从设备的不同寄存器空间或存储空间发送配置信息或数据，以及从多个从设备的不同寄存器或存储空间获取所需的状态信息或数据。这些从设备会挂载在总线上不同的节点，AXI主设备需要依次发起总线请求并获取来自从设备的数据。应用程序越复杂，所包含的上述操作越频繁，这对总线的传输效率造成了浪费。虽然现有技术中，已经有基于AXI协议进行广播传输的方式来提高并行性，但一般仅应用于对具备类似功能的几个从设备进行同时配置，灵活性和应用场景都具有局限性。

技术实现思路

[0004]为解决
技术介绍
中存在的技术问题，本专利技术提出一种基于AXI总线的并发传输模块和方法。
[0005]本专利技术提出的一种基于AXI总线的并发传输模块，包括：查找表单元，通过查找表以获取与多个逻辑地址对应的多个独立子地址以及多个数据掩码，多个所述逻辑地址来自于主设备发送的多条可并发的数据传输请求中；分析单元，用于根据数据掩码分析出多条数据传输请求中的有效数据传输请求；分配单元，用于将多个有效独立子地址对应分配给多个分发单元，多个有效独立子地址对应多个有效数据传输请求，还用于将来自主设备的写数据根据多个有效独立子地址对应分配到多个分发单元中进行缓存，还用于接收并汇总多条来自分发单元的读数据，
分发单元的读数据来自多个从设备；分发单元，用于将多条写数据按照AXI协议向与多个有效的独立子地址对应的多个从设备并发发送，将多条读数据按照AXI协议从多个有效的独立子地址对应的从设备并发接收；响应单元，用于将多个从设备的写响应或读响应发送给主设备。
[0006]优选地，所述查找表中预先配置有逻辑地址与独立子地址以及与数据掩码之间的一一映射关系。
[0007]优选地，所述多条可并发的数据传输请求与预先配置在查找表中的可并发的多个数据传输操作对应。
[0008]优选地，所述数据传输请求具体为写请求，所述查找表具体为写查找表，所述逻辑地址具体为写地址，所述数据掩码具体为写掩码。
[0009]优选地，所述数据传输请求具体为读请求，所述查找表具体为读查找表，所述逻辑地址具体为读地址，所述数据掩码具体为读掩码。
[0010]优选地，所述分配单元还用于将数据掩码中的第一类型数据掩码以及第一类型数据掩码所对应的移位对齐后的传输位宽数据分配给对应的分发单元，所述第一类型数据掩码与有效独立子地址中具有非对齐部分的有效独立子地址对应。
[0011]优选地，所述分配单元还用于根据数据掩码中的第二类型数据掩码，将来自分发单元的第二类型数据掩码所对应的移位对齐后的传输数据汇总，所述第二类型数据掩码与有效独立子地址中具有非对齐部分的有效独立子地址对应。
[0012]本专利技术提出的一种基于AXI总线的并发传输方法，包括如下步骤：S1、通过查找表以获取与多个逻辑地址对应的多个独立子地址以及多个数据掩码，多个所述逻辑地址来自于主设备发送的多条可并发的数据传输请求中；S2、根据数据掩码分析出多条数据传输请求中的有效数据传输请求；S3、将多个有效独立子地址对应分配给多个分发单元，多个有效独立子地址对应多个有效数据传输请求，将来自主设备的写数据根据多个有效独立子地址对应分配到多个分发单元中进行缓存，接收并汇总多条来自分发单元的读数据，分发单元的读数据来自多个从设备；S4、将多条写数据按照AXI协议向与多个有效的独立子地址对应的多个从设备并发发送，将多条读数据按照AXI协议从多个有效的独立子地址对应的从设备并发接收；S5、将多个从设备的写响应或读响应发送给主设备。
[0013]优选地，所述查找表中预先配置有逻辑地址与独立子地址以及与数据掩码之间的一一映射关系。
[0014]优选地，所述多条可并发的数据传输请求与预先配置在查找表中的可并发的多个数据传输操作对应。
[0015]本专利技术所提出的基于AXI总线的并发传输方法，通过在原有AXI总线上与AXI 主设备对接的AXI节点中设置并发传输功能，从而让AXI 主设备具备同时对多个从设备进行自定义读写以及数据位宽分配的能力，提高了总线传输的效率，同时，通过对总线数据位宽的合理分配，提高了总线的传输带宽的利用效率。
附图说明
[0016]图1为本专利技术提出的一种基于AXI总线的并发传输方法的并发传输工作流程结构示意图；图2为本专利技术提出的一种基于AXI总线的并发传输模块的AXI互联总线的架构图；图3为本专利技术提出的一种基于AXI总线的并发传输模块的并发写/读操作序列的示意图；图4为本专利技术提出的一种基于AXI总线的并发传输模块的并发写操作结构示意图；图5为本专利技术提出的一种基于AXI总线的并发传输模块的并发读操作的结构示意图；图6为本专利技术提出的一种基于AXI总线的并发传输方法的并发写操作的工作流程结构示意图；图7为本专利技术提出的一种基于AXI总线的并发传输方法的并发读操作的工作流程结构示意图；图8为本专利技术提出的一种基于AXI总线的并发传输方法的写数据移位示意图；图9为本专利技术提出的一种基于AXI总线的并发传输方法的读数据移位示意图。
实施方式
[0017]参照图2
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5，本专利技术实施例1提出一种基于AXI总线的并发传输模块，包括：查找表单元，通过查找表以获取与多个逻辑地址对应的多个独立子地址以及多个数据掩码，多个逻辑地址来自于主设备发送的多条可并发的数据传输请求中；分析单元，用于根据数据掩码分析出多条数据传输请求中的有效数据传输请求；分配单元，用于将多个有效独立子地址对应分配给多个分发单元，多个本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于AXI总线的并发传输模块，其特征在于，包括：查找表单元，通过查找表以获取与多个逻辑地址对应的多个独立子地址以及多个数据掩码，多个逻辑地址来自于主设备发送的多条可并发的数据传输请求中；分析单元，用于根据数据掩码分析出多条数据传输请求中的有效数据传输请求；分配单元，用于将多个有效独立子地址对应分配给多个分发单元，多个有效独立子地址对应多个有效数据传输请求，还用于将来自主设备的写数据根据多个有效独立子地址对应分配到多个分发单元中进行缓存，还用于接收并汇总多条来自分发单元的读数据，分发单元的读数据来自多个从设备；分发单元，用于将多条写数据按照AXI协议向与多个有效的独立子地址对应的多个从设备并发发送，将多条读数据按照AXI协议从多个有效的独立子地址对应的从设备并发接收；响应单元，用于将多个从设备的写响应或读响应发送给主设备。2.如权利要求1所述的基于AXI总线的并发传输模块，其特征在于，所述查找表中预先配置有逻辑地址与独立子地址以及与数据掩码之间的一一映射关系。3.如权利要求1所述的基于AXI总线的并发传输模块，其特征在于，所述多条可并发的数据传输请求与预先配置在查找表中的可并发的多个数据传输操作对应。4.根据权利要求1所述的基于AXI总线的并发传输模块，其特征在于，所述数据传输请求具体为写请求，所述查找表具体为写查找表，所述逻辑地址具体为写地址，所述数据掩码具体为写掩码。5.根据权利要求1所述的基于AXI总线的并发传输模块，其特征在于，所述数据传输请求具体为读请求，所述查找表具体为读查找表，所述逻辑地址具体为读地址，所述数据掩码具体为读掩码。6.根据权利要求1所述的基于AXI总线的并发传输模块，其特征在于，所述分配单元还用...

【专利技术属性】
技术研发人员：王翔，胡永华，侯宁，周帅，张吉纯，陈迎春，倪伟，
申请(专利权)人：合肥芯荣微电子有限公司，
类型：发明
国别省市：