用于高带宽存储器接口的具有占空比校正的数字延迟线校准制造技术

本公开涉及用于高带宽存储器接口的具有占空比校正的数字延迟线校准。实施例包括具有改进的校准电路的存储器设备。存储器设备输入/输出引脚包括用于调整每个存储器输入/输出信号路径中的延迟的延迟线。延迟调整电路包括用于调整延迟的数字延迟线。此外，每条数字延迟线通过数字延迟线锁定环进行校准，数字延迟线锁定环使得在制造工艺、工作电压和工作温度的差异导致的变化上以单位间隔的分数调整通过数字延迟线的延迟。公开的技术通过测量时钟信号的高相位和低相位来校准数字延迟线。因此，公开的技术通过组合来自时钟信号的两个相位的校准结果补偿占空比失真。因此相对于仅测量时钟信号的一个相位的方法，公开的技术产生较低的校准误差。较低的校准误差。较低的校准误差。

【技术实现步骤摘要】
用于高带宽存储器接口的具有占空比校正的数字延迟线校准
[0001]相关申请的交叉引用
[0002]本申请要求于2021年11月22日提交的标题为“DIGITAL DELAY LINE CALIBRATION WITH DUTY CYCLE CORRECTION FOR HIGH BANDWIDTH MEMORY INTERFACE”的美国临时专利申请第63/281,935号的优先权。该相关申请的主题在此通过引用并入本文。


[0003]各个实施例总体上涉及计算机存储器系统，并且更具体地涉及用于高带宽存储器接口的具有占空比校正的数字延迟线校准。

技术介绍

[0004]计算机系统通常包括一个或更多个处理单元(诸如中央处理单元(CPU)和/或图形处理单元(GPU))以及一个或更多个存储器系统等。一种类型的存储器系统称为系统存储器，CPU和GPU都可以访问它。另一种类型的存储器系统是图形存储器，通常只能由一个或更多个GPU访问。这些存储器系统包括多个存储器设备。用于高性能计算机系统的存储器系统通常包括高带宽存储器(HBM)系统，用于一个或更多个处理器可访问的存储器的至少一部分，例如一个或更多个CPU、一个或更多个GPU等。在HBM系统中使用的存储器设备在本文中被称为HBM动态随机存取存储器(DRAM)设备。连续几代的HBM存储器系统通常在速度和性能上有所提高。举个例子，HBM3接口的工作频率大约是前几代HBM系统的两倍。在更高的工作频率下，例如HBM3系统，HBM DRAM和一个或更多个处理器之间的接口经过接口训练。执行此接口训练是为了满足与HBM DRAM和一个或更多个处理器之间的通信通道的更高工作频率相关的更严格的时序要求。接口训练还适应由工艺、电压和/或温度(PVT)变化引起的时序变化。这种接口训练确保每个数据I/O信号在时钟信号的同一边沿被存储器设备捕获。
[0005]接口训练包括读取接口训练和写入接口训练，并且涉及改变读取数据或写入数据的时序以使其在对读取数据或写入数据进行采样的时钟信号的时间上稳定。读取数据或写入数据的这一稳定部分在信号分析设备上具有眼孔图样(eye pattern)的外观。改变读取数据或写入数据的时序使其在时钟信号的时间上保持稳定，在此被称为眼图居中(eye centering)。为避免HBM DRAM设备的管芯上的面积和功率开销，由GPU或其他处理器执行眼图居中。眼图居中包括调整存储器输入/输出(I/O)信号路径中的延迟。延迟调整电路包括用于小于或等于一个单位间隔(UI)的延迟调整的数字延迟线和用于大于一个单位间隔(以单位间隔增量)的延迟调整的桶形移位器。在一些示例中，一个单位间隔是系统的参考时钟信号周期的二分之一。
[0006]对于HBM系统，每个HBM DRAM设备具有大量的数据I/O引脚，例如1024个数据I/O引脚，并且每个数据I/O引脚具有单独的、独立可控的延迟元件，其中每个延迟元件包括一个数字延迟线。在一些示例中，HBM DRAM设备的数据I/O引脚数量是GDDR存储器设备和/或LPDDR存储器设备的16倍。
[0007]数字延迟线相对于诸如模拟延迟线之类的其他实施方式能够实现更低的功耗。这
些数字延迟线经过校准以适应PVT变化。这种校准是通过数字延迟线锁定环(DDLL)实现的，该DDLL能够在PVT变化上以单位间隔的分数调整通过相应的数字延迟线的延迟。这些PVT变化会导致时钟周期的时段或持续时间的变化。因此，可以将DDLL配置为测量时钟周期的高相位。通过数字延迟线的延迟根据对时钟周期的高相位的测量值进行调整。或者，可以将DDLL配置为测量时钟周期的低相位。通过数字延迟线的延迟根据时钟周期的低相位的测量值进行调整。
[0008]这种方法的一个问题是，当时钟信号的占空比不是50％时，仅针对时钟信号的一个相位校准数字延迟线是不准确的。由于诸如占空比失真(DCD)之类的异常，时钟信号的占空比可以从50％变化。在某些情况下，时钟信号中的系统占空比失真会导致DDLL锁定不准确。例如，参考时钟信号可以具有为时钟信号周期的40％的高相位和为时钟信号周期的60％的低相位。如果DDLL被配置为测量时钟周期的高相位，那么DDLL可以确定单位间隔是时钟周期时段的40％而不是50％。同样地，如果DDLL被配置为测量时钟周期的低相位，那么DDLL可以确定单位间隔是时钟周期时段的60％而不是50％。在这两种情况下，这种确定单位间隔的错误都会导致校准不准确。这些校准不准确会降低数据I/O引脚的整个信号通道的时序裕量。由于时序裕量随着信号通道频率的增加而变得更加关键，因此这些不准确性会导致高性能HBM DRAM存储器设备的运行速度降低，以确保可靠的存储器读取操作和写入操作。
[0009]存在使用模拟延迟线锁定环的可比较的占空比失真校正技术，其包括模拟延迟线、模拟电荷泵等。然而，与数字方法相比，此类模拟系统通常消耗更多的管芯面积和功率。鉴于支持HBM DRAM设备中的数据IO引脚的大量信号，模拟延迟线锁定环会消耗大量的管芯面积和功率。
[0010]如前所述，在本领域中所需要的是用于补偿存储器设备中的占空比失真的更有效的技术。

技术实现思路

[0011]本公开的各个实施例阐述了一种用于校准存储器设备的延迟线的计算机实现的方法。该方法包括选择参考时钟信号的第一相位。该方法还包括通过延迟线基于参考时钟的第一相位确定第一校准值。该方法还包括选择参考时钟信号的第二相位。该方法还包括通过延迟线基于参考时钟的第二相位确定第二校准值。该方法还包括结合第一校准值和第二校准值以生成用于数字延迟线的第三校准值。
[0012]其他实施例包括但不限于实现所公开的技术的一个或更多个方面的系统、以及包括用于执行所公开的技术的一个或更多个方面的指令的一个或更多个计算机可读介质、以及用于执行所公开的技术的一个或更多个方面的方法。
[0013]所公开的技术相对于现有技术的至少一个技术优点是，利用所公开的技术，当调整存储器设备的I/O的延迟线时测量时钟信号的两个相位。因此，延迟线的校准基于相对于现有技术的完整时钟周期时段的更准确测量，即使在时钟周期受到占空比失真影响时也是如此。因为存储器设备的校准更准确，所以存储器设备可以以更高的速度运行，从而相对于现有技术提高了存储器性能。所公开技术的另一技术优点是跨越一个单位间隔的数字延迟线可用于跟踪跨越两个单位间隔的时钟信号。因此，相对于跨越两个单位间隔的数字延迟
线的实现方式，管芯面积和功耗降低了。这些优点代表优于现有技术方法的一个或更多个技术改进。
附图说明
[0014]为了更详细地理解上述各种实施例的相关特征，可以通过参考各种实施例(其中一些已在附图中说明)对上述简要概括的本专利技术概念进行更具体的描述。但是，需要注意的是，所附的附图只说明专利技术概念的典型实施例，因此并不是以任何方式限制范围，还存在其他同样有效的实施例。
[0015]图1是被配置成用于实施各个实施例的一个或更多个方面的计算机系统的框图；
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【技术保护点】

【技术特征摘要】
1.一种用于校准存储器设备的延迟线的方法，该方法包括：选择参考时钟信号的第一相位；基于所述参考时钟信号的所述第一相位确定所述延迟线的第一校准值；选择所述参考时钟信号的第二相位；基于所述参考时钟信号的所述第二相位确定所述延迟线的第二校准值；以及基于所述第一校准值和所述第二校准值产生所述延迟线的第三校准值。2.如权利要求1所述的方法，其中选择所述参考时钟信号的所述第一相位包括：将选择信号传送到多路复用器以选择所述参考时钟信号的非反相版本。3.如权利要求1所述的方法，其中选择所述参考时钟信号的所述第二相位包括：将选择信号发送到多路复用器以选择所述参考时钟信号的反相版本。4.如权利要求1所述的方法，其中确定所述第一校准值包括：在所述参考时钟信号的非延迟版本的转变上对所述参考时钟信号的延迟版本进行采样。5.如权利要求1所述的方法，其中确定所述第一校准值包括：将滤波函数应用于所述参考时钟信号的延迟版本的多个样本。6.如权利要求5所述的方法，其中所述滤波函数包括算术平均函数、加权平均函数或几何平均函数中的至少一个。7.如权利要求5所述的方法，包括在所述多个样本中的样本数以及所述滤波函数中的至少一个是经由软件接口来编程的。8.如权利要求1所述的方法，其中产生所述第三校准值包括：将算术平均函数、加权平均函数或几何平均函数中的至少一个应用于所述第一校准值和所述第二校准值。9.如权利要求1所述的方法，其中所述第三校准值基于与所述参考时钟信号的延迟版本相关联的第一插入延迟和与所述参考时钟信号的非延迟版本相关联的第二插入延迟中的至少一个。10.如权利要求9所述的方法，其中所述第三校准值基于所述第一插入延迟和所述第二插入延迟的差。11.如权利要求9所述的方法，其中所述第一插入延迟等于所...

【专利技术属性】
技术研发人员：I，
申请(专利权)人：辉达公司，
类型：发明
国别省市：