一种半导体器件制造技术

本实用新型专利技术公开了一种半导体器件，其包括基底，基底包括单元阵列区、外围电路区以及位于单元阵列区域外围电路区之间的中间区域，基底上形成叠层结构，叠层结构包括多个电容结构和保护环结构，其中，多个电容结构形成于单元阵列区上，至少部分相邻的电容结构之间具有支撑结构，支撑结构包括第一支撑结构和第二支撑层；保护环结构形成于所述中间区域上，且环绕所述单元阵列区上的电容结构。通过在中间区域设置保护环结构可以支撑单元阵列区的电极结构、避免下电极的倾倒，提高结构的稳定性，同时还可以起到对单元阵列区和外围电路区进行物理隔离的作用，避免电流泄漏。避免电流泄漏。避免电流泄漏。

【技术实现步骤摘要】
一种半导体器件
[0001]本申请是专利名称为“一种半导体器件”的分案申请，原申请的申请号为CN202021749655.6，申请日为2020年8月20日。


[0002]本技术涉及半导体领域，尤其涉及一种半导体器件。

技术介绍

[0003]在现有的技术中，为了增加半导体器件的集成度，对半导体器件中各半导体元件占据的面积进行缩减。而为了不影响电容的容量，通常选择增加电容结构中下电极的有效面积，例如，制造三维下电极，该三维下电极可以形成有筒状结构，筒状结构的下电极侧壁在垂直于基底表面的方向上延伸，以增加下电极的高度扩大有效面积，确保达到半导体器件所需要的电容。
[0004]然而，增加下电极的高度可能会引起在下电极的倾倒，通过在下电极之间设置支撑结构可以解决该问题，但支撑结构的存在，同样会引入新的问题，支撑结构会向下电极施加应力造成下电极扭曲，还可能引起不同电路区之间产生电连接，造成电流泄漏，从而影响半导体器件的性能。

技术实现思路

[0005]本技术要解决的技术问题是：如何改善下电极的稳定性，以减少不同电路区之间产生电连接，提高半导体器件的性能。
[0006]为解决上述技术问题，本技术提供了一种半导体器件，其包括：
[0007]基底，所述基底包括单元阵列区、外围电路区以及位于所述单元阵列区与所述外围电路区之间的中间区域，所述基底包括半导体衬底和位于所述半导体衬底上的层间绝缘层；
[0008]所述基底上形成有堆叠结构，所述堆叠结构包括多个电容结构和保护环结构，其中，所述多个电容结构形成于所述单元阵列区上，至少部分相邻的所述电容结构之间具有支撑结构，所述支撑结构包括第一支撑结构和第二支撑层；所述保护环结构形成于所述中间区域上，且环绕所述单元阵列区上的电容结构。
[0009]可选的，所述保护环结构包括多个保护环，所述多个保护环沿着垂直于所述基底的方向延伸，且延伸深度不相同。
[0010]可选的，所述多个保护环沿着垂直于所述基底的方向延伸，且延伸深度不相同，包括：
[0011]所述多个保护环沿着垂直于所述基底的方向延伸，其中，至少一个所述保护环的底表面与所述半导体器件的基底上表面接触。
[0012]可选的，所述基底上形成有堆叠结构，所述堆叠结构包括多个电容结构和保护环结构，所述电容结构包括：
[0013]下电极；
[0014]所述第一支撑结构和所述第二支撑层，其中，所述第一支撑结构和所述第二支撑层支撑至少部分所述下电极的外侧壁，所述第一支撑结构和所述第二支撑层设置于所述下电极外侧壁的不同高度处；
[0015]电容介电层，所述电容介电层覆盖所述下电极、所述第二支撑层和所述单元阵列区基底上表面；
[0016]上电极，所述上电极覆盖所述电容介电层。
[0017]可选的，所述电容介电层还覆盖所述保护环结构以及位于所述外围电路区中所述第二支撑层的至少部分上表面。
[0018]可选的，所述上电极覆盖所述电容介电层包括：所述上电极部分或完全覆盖所述电容介电层。
[0019]可选的，所述第一支撑结构包括多个子支撑层以及位于各个所述子支撑层之间的绝缘介质层。
[0020]可选的，所述半导体器件还包括：位于所述外围电路区的基底上，由第一介电层、所述第一支撑结构、第二介电层、所述第二支撑层和氧化层组成的ONONO结构。
[0021]与现有技术相比，上述方案中的一个或多个实施例可以具有如下优点或有益效果：
[0022]应用本技术的半导体器件，其包括基底10，基底10包括单元阵列区、外围电路区以及位于单元阵列区域外围电路区之间的中间区域，基底10上形成叠层结构，叠层结构包括多个电容结构和保护环结构17，其中，多个电容结构形成于单元阵列区上，至少部分相邻的电容结构之间具有支撑结构，支撑结构包括第一支撑结构12和第二支撑层18；保护环结构形成于中间区域上且环绕单元阵列区上的电容结构。通过在中间区域设置保护环结构17可以支撑单元阵列区的电极结构、避免下电极19的倾倒，提高结构的稳定性，同时还可以起到对单元阵列区和外围电路区进行物理隔离的作用，避免电流泄漏，从而极大的提高了半导体器件的性能。
附图说明
[0023]通过结合附图阅读下文示例性实施例的详细描述可更好地理解本公开的范围。其中所包括的附图是：
[0024]图1示出了本技术实施例提供的一种半导体器件制备方法的流程示意图；
[0025]图2示出了本技术实施例提供的在基底上形成叠层结构的剖面结构示意图；
[0026]图3（1）示出了本技术实施例提供的在中间区域形成环绕单元阵列区外围的保护环沟槽的俯视示意图；图3（2）示出了本技术实施例提供的在中间区域形成环绕单元阵列区外围的保护环沟槽的剖面结构示意图；
[0027]图4示出了本技术实施例提供的在中间区域形成保护环结构的剖面结构示意图；
[0028]图5示出了本技术实施例提供的在单元阵列区形成电容结构的流程示意图；
[0029]图6至图12示出了本技术实施例提供的在单元阵列区形成电容结构各个执行步骤对应的剖面结构示意图；
[0030]图13示出了本技术实施例提供的一种半导体器件制备方法的流程示意图；
[0031]图14示出了本技术实施例提供的形成第二保护环沟槽的剖面结构示意图。
具体实施方式
[0032]为使本技术的目的、技术方案和优点更加清楚，以下将结合附图及实施例来详细说明本技术的实施方法，借此对本技术如何应用技术手段来解决技术问题，并达成技术效果的实现过程能充分理解并据以实施。
[0033]在现有技术中，为了增加半导体器件的集成度，对半导体器件中各半导体元件占据的面积进行缩减。而为了不影响电容的容量，通常选择增加电容结构中下电极的有效面积，例如，制造三维下电极，该三维下电极可以形成有筒状结构，筒状结构的下电极侧壁在垂直于基底表面的方向上延伸，以增加下电极的高度扩大有效面积，确保达到半导体器件所需要的电容。
[0034]然而，增加下电极的高度可能会引起在下电极的倾倒，通过在下电极之间设置支撑结构可以解决该问题，但支撑结构的存在，同样会引入新的问题，支撑结构会向下电极施加应力造成下电极扭曲，还可能引起不同电路区之间产生电连接，造成电流泄漏，从而影响半导体器件的性能。
[0035]有鉴于此，本技术提供了一种半导体器件，其包括基底10，基底10包括单元阵列区、外围电路区以及位于单元阵列区域外围电路区之间的中间区域，基底10上形成叠层结构，叠层结构包括多个电容结构和保护环结构17，其中，多个电容结构形成于单元阵列区上，至少部分相邻的电容结构之间具有支撑结构，支撑结构包括第一支撑结构12和第二支撑层18；保护环结构17形成于中间区域上且环绕单元阵列区上的电容结构。通过在中间区域设置保护环结构17可以支撑单元阵列区的电极结构、避免下电极19的倾倒，提高本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，其特征在于，包括：基底，所述基底包括单元阵列区、外围电路区以及位于所述单元阵列区与所述外围电路区之间的中间区域，所述基底包括半导体衬底和位于所述半导体衬底上的层间绝缘层；所述基底上形成有堆叠结构，所述堆叠结构包括多个电容结构和保护环结构，其中，所述多个电容结构形成于所述单元阵列区上，至少部分相邻的所述电容结构之间具有支撑结构，所述支撑结构包括第一支撑结构和第二支撑层；所述保护环结构形成于所述中间区域上，且环绕所述单元阵列区上的电容结构。2.根据权利要求1所述的半导体器件，其特征在于，所述保护环结构包括多个保护环，所述多个保护环沿着垂直于所述基底的方向延伸，且延伸深度不相同。3.根据权利要求2所述的半导体器件，其特征在于，所述多个保护环沿着垂直于所述基底的方向延伸，且延伸深度不相同，包括：所述多个保护环沿着垂直于所述基底的方向延伸，其中，至少一个所述保护环的底表面与所述半导体器件的基底上表面接触。4.根据权利要求1所述的半导体器件，其特征在于，所述基底上形成有堆叠结构，所述堆叠结构包括多个电...

【专利技术属性】
技术研发人员：张钦福，冯立伟，童宇诚，
申请(专利权)人：福建省晋华集成电路有限公司，
类型：新型
国别省市：