一种功率器件制造技术

本公开提供了一种功率器件，其包括晶体管以及钳位驱动电路。钳位驱动电路被配置为：从功率器件的第一引脚接收第一电压；从功率器件的第二引脚接收第二电压；当第一电压高于第二电压时，基于第一电压生成栅极驱动电压到晶体管的栅极；当第一电压低于第二电压时，基于第二电压生成栅极驱动电压到晶体管的栅极；以及当第一电压等于第二电压时，基于第一电压或第二电压生成栅极驱动电压到晶体管的栅极。该钳位驱动电路可以处理以及有效地利用大范围的输入电压，无需额外电源引脚提供正常准确的驱动电压来驱动晶体管，确保了晶体管可以发挥其最优的开关性能。而且功率器件只需要三引脚的封装，散热性能好，具有较高的可靠性以及大大方便了后序的线路板封装。方便了后序的线路板封装。方便了后序的线路板封装。

【技术实现步骤摘要】
一种功率器件


[0001]本申请大体上涉及一种功率器件，更确切地说，涉及一种包含增强型氮化镓(GaN)晶体管和钳位驱动电路的三引脚封装集成功率器件。

技术介绍

[0002]由于与硅(Si)半导体器件(例如，金属氧化物半导体场效应晶体管(MOSFET))相比，GaN半导体器件(例如，高电子迁移率场效晶体管(HEMT))具有低功率损耗和开关速度快等优点，因此被广泛地应用为功率器件。
[0003]由于增强型GaN HEMT栅极耐压较低，基于增强型GaN HEMT的功率器件一般需要包括稳压电源和驱动电路。当前GaN功率器件的封装包括分立器件、合封集成芯片(IC)、智能功率模块(intelligent power module(IPM))等多种形式。分立器件封装形式的优点在于与现有Si功率器件的驱动结构类似，可以利用现有的封装设备。但是以分立器件封装的GaN功率器件要求较精准的稳压电源，而且寄生参数较大，驱动环路容易出现振铃。在使用合封IC的封装形式时，由于驱动环路和稳压LDO控制驱动电压在芯片内部，因此可以实现最优的开关性能。但是合封IC封装的引脚较多，一般需要用QFN，PSOP，SOIC等引脚较多的贴片封装类型，而且封装的散热设计难度较大，其可靠性一般低于分立封装。

技术实现思路

[0004]本申请的一个目标是提供一种包含增强型氮化镓(GaN)晶体管和钳位驱动电路的三引脚封装集成功率器件。
[0005]根据本申请的一个方面，提供一种功率器件，包括：第一引脚,第二引脚和第三引脚；增强型氮化镓晶体管，其中所述晶体管的漏极电连接到所述第二引脚，所述晶体管的源极电连接到所述第三引脚；以及钳位驱动电路，其具有第一端、第二端、第三端和第四端，其中所述钳位驱动电路的第一端连接到所述第一引脚，所述钳位驱动电路的第二端连接到所述第二引脚，所述钳位驱动电路的第三端连接到所述第三引脚，以及所述钳位驱动电路的第四端连接到所述晶体管的栅极。所述钳位驱动电路被配置为：从所述第一引脚接收第一电压V
IN1
；从所述第二引脚接收第二电压V
IN2
；当所述第一电压V
IN1
高于所述第二电压V
IN2
时，基于所述第一电压V
IN1
生成栅极驱动电压V
G
到所述晶体管的栅极；当所述第一电压V
IN1
低于所述第二电压V
IN2
时，基于所述第二电压V
IN2
生成所述栅极驱动电压V
G
到所述晶体管的栅极；以及当所述第一电压V
IN1
等于所述第二电压V
IN2
时，基于所述第一电压V
IN1
或所述第二电压V
IN2
生成所述栅极驱动电压V
G
到所述晶体管的栅极。
[0006]本专利技术所提供的功率器件中的钳位驱动电路，可以处理以及有效地利用大范围的输入电压V
IN1
和V
IN2
(可达700V)，无需额外电源引脚提供正常准确的驱动电压V
G
来驱动晶体管，确保了晶体管可以发挥其最优的开关性能。而且功率器件只需要三引脚的封装，散热性能好，具有较高的可靠性以及大大方便了后序的线路板封装。
附图说明
[0007]以下详细描述可结合附图阅读，以容易地理解本公开的各方面。应注意，各种特征可能不按比例绘制。也就是说，为了论述清楚起见，可以任意增加或减小各种特征的尺寸。下文中参考图式更详细描述本公开的实施例，在图式中：
[0008]图1显示了根据本专利技术的一些实施例的功率器件的电路框图。
[0009]图2显示了根据本专利技术的一些实施例的钳位稳压电路的电路图。
[0010]图3显示了根据本专利技术的一些实施例的栅极驱动电路的电路图。
[0011]图4显示了根据本专利技术的一些实施例的反相器的电路图。
[0012]图5显示了根据本专利技术的另外一些实施例的栅极驱动电路的电路图。
[0013]图6描绘了根据本专利技术的另一些实施例的功率器件的电路框图。
[0014]图7显示了根据本专利技术的一些实施例的钳位稳压电路的电路图。
[0015]图8显示了根据本专利技术的另一些实施例的栅极驱动电路62
‑
1的电路图。
[0016]图9显示了根据本专利技术的另一些实施例的反相器的电路图。
[0017]图10显示了根据本专利技术的另外一些实施例的栅极驱动电路62
‑
2的电路图。
[0018]图11显示了根据本专利技术的实施例的功率控制器的各个信号波形。
具体实施方式
[0019]在以下描述中，根据本申请，将用于控制氮化镓半导体装置的控制器的实施例阐述为优选实例。所属领域的技术人员将明白，在不脱离本专利技术的范围和精神的情况下可以作出修改，包含添加和/或替换。可以省略特定细节以免使本专利技术模糊不清；然而，编写本公开是为了使所属领域的技术人员能够在不进行不当实验的情况下实践本文中的教示。
[0020]图1显示了根据本专利技术的一些实施例的功率器件的电路框图。参考图1，所述功率器件1具有第一引脚1A,第二引脚1B和第三引脚1C。所述功率器件1包括钳位驱动电路10和增强型氮化镓晶体管20。
[0021]晶体管20具有栅极G、源极S和漏极D。漏极D电连接到第二引脚1B，源极S电连接到第三引脚1C。
[0022]钳位驱动电路10具有第一端10A、第一端10B、第三端10C和第四端10D。第一端10A连接到第一引脚1A。第二端10B连接到第二引脚1B。第三端10C连接到第三引脚1C。第四端10D连接到晶体管20的栅极G。
[0023]钳位驱动电路10被配置为：从第一引脚1A接收第一电压V
IN1
；从第二引脚1B接收第二电压V
IN2
；当第一电压V
IN1
高于第二电压V
IN2
时，基于第一电压V
IN1
生成驱动电压V
G
到晶体管20的栅极G；当第一电压V
IN1
低于第二电压V
IN2
时，基于第二电压V
IN2
生成栅极驱动电压V
G
到晶体管20的栅极G；以及当第一电压V
IN1
等于第二电压V
IN2
时，基于第一电压V
IN1
或第二电压V
IN2
生成栅极驱动电压V
G
到晶体管20的栅极G。
[0024]钳位驱动电路10包括钳位稳压电路11和栅极驱动电路12。
[0025]钳位稳压电路11具有第一端11A、第二端11B、第三端11C和第四端11D。第一端11A连接到钳位驱动电路10的第一端10A。第二端11B连接到钳位驱动电路10的第二端10B。第三端11C连接到钳位驱动电路10的第三端10C。本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种功率器件，其特征在于，包括：第一引脚,第二引脚和第三引脚；增强型氮化镓晶体管，其中所述晶体管的漏极电连接到所述第二引脚，所述晶体管的源极电连接到所述第三引脚；以及钳位驱动电路，其具有第一端、第二端、第三端和第四端，其中所述钳位驱动电路的第一端连接到所述第一引脚，所述钳位驱动电路的第二端连接到所述第二引脚，所述钳位驱动电路的第三端连接到所述第三引脚，以及所述钳位驱动电路的第四端连接到所述晶体管的栅极；其特征在于:所述钳位驱动电路被配置为：从所述第一引脚接收第一电压V
IN1
；从所述第二引脚接收第二电压V
IN2
；当所述第一电压V
IN1
高于所述第二电压V
IN2
时，基于所述第一电压V
IN1
生成栅极驱动电压V
G
到所述晶体管的栅极；当所述第一电压V
IN1
低于所述第二电压V
IN2
时，基于所述第二电压V
IN2
生成所述栅极驱动电压V
G
到所述晶体管的栅极；以及当所述第一电压V
IN1
等于所述第二电压V
IN2
时，基于所述第一电压V
IN1
或所述第二电压V
IN2
生成所述栅极驱动电压V
G
到所述晶体管的栅极。2.根据权利要求1所述的功率器件，其中所述钳位驱动电路包括：钳位稳压电路，其具有第一端、第二端、第三端和第四端，其中所述钳位稳压电路的第一端连接到所述钳位驱动电路的第一端，所述钳位稳压电路的第二端连接到所述钳位驱动电路的第二端；所述钳位稳压电路的第三端连接到所述钳位驱动电路的第三端；以及栅极驱动电路，其具有第一端、第二端、第三端和第四端，其中所述栅极驱动电路的第一端连接到所述钳位驱动电路的第一端，所述栅极驱动电路的第二端连接到所述钳位驱动电路的第四端，所述栅极驱动电路的第三端连接到所述钳位驱动电路的第三端，所述栅极驱动电路的第四端连接到钳位稳压电路的第四端；所述钳位稳压电路被配置为：从所述钳位驱动电路第一端接收第一电压V
IN1
；从所述钳位驱动电路第二端接收第二电压V
IN2
；当第一电压V
IN1
高于第二电压V
IN2
时，基于第一电压V
IN1
生成工作电压V
DD
到栅极驱动电路的第四端；当第一电压V
IN1
低于第二电压V
IN2
时，基于第二电压V
IN2
生成工作电压V
DD
到栅极驱动电路的第四端；以及当第一电压V
IN1
等于第二电压V
IN2
时，基于第一电压V
IN1
或第二电压V
IN2
生成工作电压V
DD
到栅极驱动电路的第四端；以及所述栅极驱动电路被配置为：从所述钳位驱动电路的第一端接收第一电压V
IN1
；从所述钳位稳压电路的第四端接收所述工作电压V
DD
；以及
基于所述第一电压V1和所述工作电压V
DD
生成所述栅极驱动电压V
G
。3.根据权利要求2所述的功率器件，其特征在于，所述钳位稳压电路包括：第一二极管，所述第一二极管的正极连接到所述钳位稳压电路的第一端；第二二极管，所述第二二极管的负极连接到所述第一二极管的负极；高压结型场效应管，所述高压结型场效应管的漏极连接到所述钳位稳压电路的第二端，所述高压结型场效应管的源极连接到所述第二二极管的正极；所述高压结型场效应管的栅极连接到所述钳位稳压电路的第三端；参考稳压器，所述参考稳压器的输入端连接到所述第一二极管的正极和所述第二二极管的正极；运算放大器，所述运算放大器的正输入端连接到所述参考稳压器的输出端；第一稳压晶体管，所述第一稳压晶体管的漏极连接到所述参考稳压器的输入端，所述第一稳压晶体管的栅极连接到所述运算放大器的输出端；第二稳压晶体管，所述第二稳压晶体管的栅极和漏极一起连接到所述钳位稳压电路第四端；第一电阻器，所述第一电阻器的一端连接到所述第二稳压晶体管的源极；以及第二电阻器，所述第二电阻器的一端连接到所述第一电阻器的另一端，所述第二电阻器的另一端连接到所述钳位稳压电路第三端。4.根据权利要求3所述的功率器件，其特征在于，所述栅极驱动电路包括：第一驱动晶体管，所述第一驱动晶体管的漏极连接到所述栅极驱动电路的第一端,所述第一驱动晶体管的源极连接到所述栅极驱动电路的第二端；第二驱动晶体管，所述第二驱动晶体管的漏极连接到所述栅极驱动电路的第二端，所述第二驱动晶体管的源极连接到所述栅极驱动电路的第三端；反相施密特触发器，所述反相施密特触发器的输入端连接到所述栅极驱动电路的第一端；缓冲电路，其包括一个或多个串联的缓冲器，所述缓冲电路的输入端连接到所述反相施密特触发器的输出端；以及反相器，所述反相器的输入端连接到所述缓冲电路的输出端，所述反相器的输出端连接到所述第一驱动晶体管的栅极；所述反相器的电源端连接到所述栅极驱动电路的第四端；所述反相器的接地端连接到所述栅极驱动电路的第三端。5.根据权利要求4所述的功率器件，其特征在于，所述反相器包括：P型晶体管，所述P型晶体管的栅极连接到反相器的输入端，所述P型晶体管的源极连接到反相器的电源端，所述P型晶体管的漏极连接到反相器的输出端；以及N型晶体管，所述N型晶体管的栅极连接到反相器的输入端，所述N型晶体管的源极连接到反相器的接地端，所述N型晶体管的漏极连接到反相器的输出端。6.根据权利要求3所述的功率器件，其特征在于，所述栅极驱动电路包括：第三二极管，所述第三二极管的正极连接到所述栅极驱动电路的第一端；第一驱动晶体管，所述第一驱动晶体管的漏极连接到所述第三二极管的负极,所述第一驱动晶体管的源极连接到所述栅极驱动电路的第二端；
第二驱动晶体管，所述第二驱动晶体管的漏极连接到所述栅极驱动电路的第二端，所述第二驱动晶体管的源极连接到所述栅极驱动电路的第三端；反相施密特触发器，所述反相施密特触发器的输入端连接到所述栅极驱动电路的第一端；缓冲电路，其包括一个或多个串联的缓冲器，所述缓冲电路的输入端连接到所述反相施密特触发器的输出端；以及反相器，所述反相器的输入端连接到所述缓冲电路的输出端，所述反相器的输出端连接到所述第一驱动晶体管的栅极；所述反相器的电源端连接到所述栅极驱动电路的第四端；所述反相器的接地端连接到所述栅极驱动电路的第三端。7.根据权利要求6所述的功率器件，其特征在于，所述反相器包括：P型晶体管，所述P型晶体管的栅极连接到反相器的输入端，所述P型晶体管的源极连接到反相器的电源端，所述P型晶体管的漏极连接到反相器的输出端；以及N型晶体管，所述N型晶体管的栅极连接到反相器的输入端，所述N型晶体管的源极连接到反相器的接地端...

【专利技术属性】
技术研发人员：林逸铭，孔鹏举，陈敏，盛健健，
申请(专利权)人：英诺赛科珠海科技有限公司，
类型：发明
国别省市：