一种高安全性低开销的可测试性设计结构制造技术

本发明专利技术专利提出一种高安全性低开销的可测试性设计结构；此安全扫描设计结构是在常规扫描链的基础上引入了多重保护逻辑，其中包括测试验证逻辑、扫描混淆、输出限制逻辑和循环移位；测试验证逻辑用于限制非法入侵者在测试模式下输入测试激励；扫描混淆作用于扫描中，由密钥输入来控制是否混淆扫描数据；输出限制逻辑可以灵活的控制扫描输出的可观测性。循环移位用于扫描链中的循环移位，以此来增加非法测试的数据混淆；本发明专利技术通过增加较少的硬件逻辑，在保证电路可测试性和不影响功能模式的前提下，能够抵御所有潜在的基于扫描的侧信道攻击。击。击。

【技术实现步骤摘要】
一种高安全性低开销的可测试性设计结构


[0001]本专利技术属于硬件安全领域，更具体地，涉及一种用于保护芯片抵御侧信道攻击的可测试性设计结构。

技术介绍

[0002]近年来，无线传感网络、物联网和无线通信等一些新兴技术的快速发展，这涉及到很多安全和隐私问题，尤其芯片安全问题显得非常重要。例如，用户信息会被黑客盗取用于犯罪活动或者系统会被恶意控制。密码算法广泛用于确保这些应用信息、数据和系统的安全。强大的加密算法可以用来保证信息的安全，然而为了满足高数据吞吐量和低数据计算资源的要求，密码算法通常在特定的芯片实现。因此从硬件的逻辑设计方面着手会是一个很不错的选择。
[0003]由于加密芯片对故障是零容忍的，因此应对它进行严格测试，以确保其能够正常运行。扫描设计是一种广泛应用的集成电路可测试性设计技术，它通过直接控制和观测内部触发器的状态来增强电路的可测试性，把时序电路的测试问题转换成了组合电路的测试问题，从而降低了测试的难度。扫描触发器在每个常规触发器的输入端添加了一个2选1的数据选择器，把它转变成了扫描触发器。通过把扫描触发器的输出端串接到其后续扫描触发器的输入，可构造出扫描链。从扫描链的输出可以观测电路的内部状态。
[0004]在芯片中插入扫描设计可以提高芯片的可测试性，但也为非法攻击者提供了可攻击的渠道；有了扫描链的帮助，攻击者可以在芯片输入端加载预先设计好的明文，然后在扫描链的输出端观察加密的中间状态；最终根据已知明文、相应的中间状态以及加密算法的知识来破解密钥。
[0005]在现有专利中，所提出的安全方案要么安全性不够或影响电路的性能和可测试性，要么额外硬件开销较大。

技术实现思路

[0006]针对现有扫描技术的缺陷，本专利技术的目的在于提供一种安全的扫描设计方案，在保证电路可测试性的前提下，以极低的开销克服基于扫描的侧信道攻击。
[0007]为实现上述目的，本专利技术提供了一种安全的可测试性设计方案。在常规扫描中加入设计好的安全模块，其中包括测试验证模块、扫描混淆、输出限制模块、循环移位，以多重保护的方式来保障芯片的安全。
[0008]在这种安全方案中，采用测试验证机制，如果用户在测试阶段不能加载正确的测试密钥，那么测试激励数据便无法加载进入扫扫描链，此时，扫描链中的循环移位并不会停止，因此会扫描数据会出现混淆；如果用户输入正确的测试密钥，测试激励数据会有序的进入扫描链；
[0009]在常规扫描设计的基础上，本专利技术还在扫描链中加入随机的熔丝，如图1所示，熔丝的输入F和AF分别连接上一个扫描触发器的Q和熔丝的固化方式由预先存储在非易失
性存储器中的密钥控制，因此在遭遇非法入侵的时候能提供更加充分的混淆作用。
[0010]本专利技术中还提供了扫描输出限制逻辑，该扫描输出限制逻辑由与门、计数器和非门组成，可以限制扫描输出的可观测性；通过与测试验证信号相结合来灵活的控制扫描输出的可观测性，有效的阻止非法入侵者观测真实的扫描输出。
[0011]通过本专利技术所构思的以上技术方案，与现有技术相比，具有以下的有益效果：
[0012]1、克服所有可能的基于扫描的攻击，没有改变测试的流程，因此不会影响芯片的测试。
[0013]2、本专利技术增加的额外硬件逻辑不在功能路径上，在功能模式下，对芯片的功能没有任何影响。
[0014]3、本专利技术采用了多重保护逻辑的方式，且难以被攻击者发现，安全性非常的高。
[0015]4、此安全扫描设计仅添加了一个D触发器、几个逻辑门、很小一部分熔丝和一个计数器，其面积开销非常低。
附图说明
[0016]图1是安全的芯片可测试性设计结构示意图。
具体实施方式
[0017]为了使本专利技术的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本专利技术进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本专利技术，并不用于限定本专利技术。
[0018]图1是本专利技术以单扫描链为例提出的安全测试架构，主要包含四个主要部分：1)测试验证；2)扫描混淆；3)输出限制逻辑；4)循环移位。本专利技术在在常规扫描链中添加了一个D触发器(FF1)、一个计数器、若干个熔丝、一个非易失性存储器和少量逻辑门(G1
‑
G4)。
[0019]在扫描链中每个触发器的前面会有一个2选1多路复用器，其中两个数据输入分别来自外部输入和前一个单元(D触发器)的输出。注意第一个多路复用器的的一个数据输入来自最后一个D触发器的输出，另一个输入是测试激励，第一个选择器的选择信号由测试验证控制；在测试验证阶段首先需要输入测试验证密钥，通过比较器来验证密钥是否正确，在此阶段测试使能信号SE会被置为“1”，验证之后的结果会传播到FF1中，如果在测试验证周期内输入的密钥正确，测试激励便可以有序的进入扫描链，反之密钥不匹配的话，测试激励会被阻止进入扫描链，此时扫描连会进行循环移位操作混淆扫描数据，攻击者无法通过基于扫描的攻击或者是基于数学建模的攻击绕过测试验证这一环节。
[0020]在该架构中，扫描混淆逻辑通过在扫描链中插入若干个熔丝来达到混淆的扫描数据的目的，熔丝固化之后，除了知道非易失性存储器中密钥的测试工程之外没有任何未经授权的用户能够获取其中的连接方式，而且熔丝固化之后开销非常小，对于原始设计的功耗开销可以忽略不记。
[0021]输出限制逻辑通过在在扫描输出端增加了一个计数器和一个与门(G1)，通过计数器来限制观测扫描输出，计数器的EN端由G2的输出控制，G2的输入分别来自FF1的输出和计数器Cout端的反馈，想要得到扫描输出必须通过测试验证阶段，并且此逻辑还可以防止基于扫描的冲刷攻击，进一步提高了设计的安全性。
[0022]当系统上电之后，首次进入测试模式的时候，我们加入的熔丝单元会加载非易失性存储器中的密钥，此时熔丝便会固化，固化后的熔丝在功耗开销方面可以忽略不记。当SE＝0时，电路会处于功能模式，所有添加的额外保护设计处于停止工作状态，不影响功能模式下任何工作。当SE＝1时，电路进入测试模式，需要在K(密钥位数)个周期内加载测试密钥，输出限制逻辑中的计数器会开始计数(计数器计数为密钥位数K)，此时比较器输出的信号会通过G3传播到FF1，FF1的时钟信号则由G4来控制，G4的输入分别是计数器Cout反馈信号和系统时钟，假设在此阶段加载的测试密钥不正确的话，G3的输出“0”会传播到FF1，导致FF1输出为“0”，此时测试激励将被阻止加载进入扫描链，而扫描链中的数据也将循环移位造成数据混淆，并且计数器也会被重置，扫描链将会被冻结，无法观测扫描输出；仅当测试密钥与非易失性存储器中的密钥相匹配时，G3会输出”1”，FF1的输出也为“1”，测试激励可以正常加载到扫描链中，在K个时钟周期后，计数器Cout输出“1”，FF1中的时钟会被锁定，并且G1的输出将取决于扫描链末端的数据，此时可以进行正常的测试工作。
[0023]本领域的技术人员容易理解，以上所述仅为本专利技术的较佳实施例而已，并不用以限制本发本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种高安全性低开销的可测试性设计结构，其特征在于在常规扫描设计的基础上加入了测试验证逻辑、扫描混淆、输出限制逻辑和循环移位。2.根据权利要求1的安全可测试性设计结构，其特征在于，测试验证逻辑与循环移位结合可以混淆扫描数据，如果用户在测试开始时不能加载正确的测试密钥，那么测试激励便不能进入扫描链，此时扫描链中的数据会进行循环移位，达到混淆的效果；如果测试开始输入正确的的测试密钥，接下来的扫描操作会正常进行。3.根据权利...

【专利技术属性】
技术研发人员：钟晴峰，王伟征，龚星星，
申请(专利权)人：长沙理工大学，
类型：发明
国别省市：