提升PMOS器件AC性能的方法技术

本发明专利技术提供一种提升PMOS器件AC性能的方法，提供衬底，衬底上形成有STI以定义出有源区，有源区上形成有PMOS结构以及NMOS结构，衬底上PMOS结构之外的区域上形成有保护层，PMOS结构由栅极结构以及位于栅极结构两侧的外延层组成，栅极结构由叠层以及依次位于叠层侧壁上的第一、二侧墙组成；刻蚀第二侧墙，使得外延层与栅极结构间隙之外的第二侧墙去除，刻蚀去除间隙中的第二侧墙；在衬底上形成覆盖剩余的叠层、第一侧墙、外延层的低K介质层；刻蚀低K介质层，使得外延层与栅极结构间隙中的低K介质层保留。本发明专利技术将低K介质层保存在源漏端与栅极间的间隙里面，由于低K介质层材料的介电常数较高，降低了源漏端与栅极间的寄生电容，提高了PMOS器件的AC性能。高了PMOS器件的AC性能。高了PMOS器件的AC性能。

【技术实现步骤摘要】
提升PMOS器件AC性能的方法


[0001]本专利技术涉及半导体
，特别是涉及一种提升PMOS器件AC性能的方法。

技术介绍

[0002]器件在设计与生产过程中，不可避免会引入寄生电容，进而影响器件的AC性能，随着技术节点的不断缩小，寄生电容造成的缺陷及影响越来越明显，如何有效控制并减小寄生电容是一个不可忽视和亟待解决的问题。
[0003]在传统工艺在PMOS源漏端SiGe生长完成后，会将硬掩膜板SiN去除，由于结构特性，在源漏端和栅极间SiN并不能轻易去除，也不会去去除。总所周知SIN的介电常数较高～8C2/(N*M2)，势必会在源漏端与栅极间产生较大的寄生电容。
[0004]为解决上述问题，需要提出一种新型的提升PMOS器件AC性能的方法。

技术实现思路

[0005]鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种提升PMOS器件AC性能的方法，用于解决现有技术中PMOS源漏端SiGe生长完成后，会将硬掩膜板SiN去除，由于结构特性，在源漏端和栅极间SiN并不能轻易去除，会在源漏端与栅极间产生较大的寄生电容的问题。
[0006]为实现上述目的及其他相关目的，本专利技术提供一种提升PMOS器件AC性能的方法，包括：
[0007]步骤一、提供衬底，所述衬底上形成有STI以定义出有源区，所述有源区上形成有PMOS结构以及NMOS结构，所述衬底上所述PMOS结构之外的区域上形成有保护层，所述PMOS结构由栅极结构以及位于栅极结构两侧的外延层组成，所述栅极结构由叠层以及依次位于所述叠层侧壁上的第一、二侧墙组成；
[0008]步骤二、刻蚀所述第二侧墙，使得所述外延层与所述栅极结构间隙之外的所述第二侧墙去除，之后刻蚀去除剩余的所述第二侧墙；
[0009]步骤三、在所述衬底上形成覆盖剩余的所述叠层、所述第一侧墙、所述外延层的低K介质层；
[0010]步骤四、刻蚀所述低K介质层，使得所述外延层与所述栅极结构间隙中的所述低K介质层保留。
[0011]优选地，步骤一中的所述衬底为硅衬底。
[0012]优选地，步骤一中的所述第一侧墙的材料为SiCN。
[0013]优选地，步骤一中所述第二侧墙的材料为氮化硅。
[0014]优选地，步骤一中所述叠层由自下而上的第一栅氧化层、高K介质层、隔离层、栅极多晶硅层、栅极氮化层、第二栅氧化层组成。
[0015]优选地，步骤二中所述刻蚀的方法均为湿法刻蚀。
[0016]优选地，步骤三中所述低K介质层的K值＜8C2/(N*M2)。
[0017]优选地，步骤三中所述低K介质层的厚度至少为所述间隙宽度的一半以上。
[0018]优选地，步骤三中所述低K介质层的厚度为50至80埃。
[0019]优选地，步骤四中刻蚀的方法为湿法刻蚀。
[0020]如上所述，本专利技术的提升PMOS器件AC性能的方法，具有以下有益效果：
[0021]本专利技术将低K介质层以残留的方式保存在源漏端与栅极间的间隙里面，由于低K介质层材料的介电常数较高，降低了源漏端与栅极间的寄生电容，提高了PMOS器件的AC性能。
附图说明
[0022]图1显示为本专利技术的工艺流程示意图；
[0023]图2显示为本专利技术的PMOS结构示意图；
[0024]图3显示为本专利技术的第一次刻蚀第二侧墙示意图；
[0025]图4显示为本专利技术的第二次刻蚀第二侧墙示意图；
[0026]图5显示为本专利技术的形成低K介质层示意图；
[0027]图6显示为本专利技术的刻蚀低K介质层示意图。
具体实施方式
[0028]以下通过特定的具体实例说明本专利技术的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本专利技术的其他优点与功效。本专利技术还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本专利技术的精神下进行各种修饰或改变。
[0029]请参阅图1，本专利技术提供一种提升PMOS器件AC性能的方法，包括：
[0030]步骤一、请参阅图2，提供衬底101，衬底101上形成有STI 102以定义出有源区，有源区上形成有PMOS结构以及NMOS结构，衬底101上PMOS结构之外的区域上形成有保护层，PMOS结构由栅极结构以及位于栅极结构两侧的外延层106组成，栅极结构由叠层103以及依次位于叠层103侧壁上的第一、二侧墙组成；通常PMOS中形成的外延层106为锗硅外延层106，NMOS中形成的外延层为纯硅外延层；
[0031]有源区上形成有PMOS结构以及NMOS结构，在PMOS结构中的第二侧墙105形成之前，通过在衬底101上形成覆盖PMOS结构以及NMOS结构的保护层材料层，之后形成覆盖保护层材料层的光刻胶层，光刻打开PMOS结构的区域，之后通过干法刻蚀的方法刻蚀裸露的保护层材料层形成位于第一侧墙104上的第二侧墙105，衬底101上PMOS结构之外的区域上的保护层得以保留。
[0032]在本专利技术的实施例中，步骤一中的衬底101为硅衬底101。
[0033]在本专利技术的实施例中，步骤一中的第一侧墙104的材料为SiCN，掺杂碳的氮化硅在湿法清洗中相较于氮化硅刻蚀程度较弱。
[0034]在本专利技术的实施例中，步骤一中第二侧墙105的材料为氮化硅。
[0035]在本专利技术的实施例中，步骤一中叠层103由自下而上的第一栅氧化层、高K介质层、隔离层、栅极多晶硅层、栅极氮化层、第二栅氧化层组成。第一、二栅氧化层的材料可为二氧化硅，高K介质层的材料可为HfO，栅极氮化层的材料可为氮化硅。
[0036]步骤二、刻蚀第二侧墙105，使得外延层106与栅极结构间隙(源漏区与栅极结构之
间)之外的第二侧墙105去除，形成如图3所示的结构，之后刻蚀去除剩余的第二侧墙105，形成如图4所示的结构；
[0037]在本专利技术的实施例中，步骤二中刻蚀的方法均为湿法刻蚀，即利用湿法刻蚀的方法去除大部分的第二侧墙105后，间隙中还会残留有第二侧墙105，影响源漏端与栅极结构间的寄生电容。
[0038]步骤三、在衬底101上形成覆盖剩余的叠层103、第一侧墙104、外延层106的低K介质层107，形成如图5所示的结构；
[0039]在本专利技术的实施例中，步骤三中低K介质层107的材料的K值＜8C2/(N*M2)，例如SiCOH，通常可采用化学气相沉积的方法形成。
[0040]在本专利技术的实施例中，为保证间隙中填充有低K介质层107，步骤三中低K介质层107的厚度至少为间隙宽度的一半以上。
[0041]在本专利技术的实施例中，步骤三中低K介质层107的厚度为50至80埃。
[0042]步骤四、刻蚀低K介质层107，使得外延层106与栅极结构间隙中的低K介质层107保留，形成如图6所示的结构。
[0043]在本专利技术的实施例中，步骤四中刻蚀的方法为湿法刻蚀。
[0044]需要说本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种提升PMOS器件AC性能的方法，其特征在于，至少包括：步骤一、提供衬底，所述衬底上形成有STI以定义出有源区，所述有源区上形成有PMOS结构以及NMOS结构，所述衬底上所述PMOS结构之外的区域上形成有保护层，所述PMOS结构由栅极结构以及位于栅极结构两侧的外延层组成，所述栅极结构由叠层以及依次位于所述叠层侧壁上的第一、二侧墙组成；步骤二、刻蚀所述第二侧墙，使得所述外延层与所述栅极结构间隙之外的所述第二侧墙去除，之后刻蚀去除所述间隙中的所述第二侧墙；步骤三、在所述衬底上形成覆盖剩余的所述叠层、所述第一侧墙、所述外延层的低K介质层；步骤四、刻蚀所述低K介质层，使得所述外延层与所述栅极结构间隙中的所述低K介质层保留。2.根据权利要求1所述的提升PMOS器件AC性能的方法，其特征在于：步骤一中的所述衬底为硅衬底。3.根据权利要求1所述的提升PMOS器件AC性能的方法，其特征在于：步骤一中的所述第一侧墙的材料为SiCN。4.根据权...

【专利技术属性】
技术研发人员：马雁飞，万霖，王昌锋，
申请(专利权)人：上海华力集成电路制造有限公司，
类型：发明
国别省市：