半导体器件及其制造方法技术

提供了一种半导体器件及其制造方法。根据本发明专利技术，半导体器件包括：有源区，其形成在衬底中并且包括平坦表面和孔形凹部；上层插塞，其设置在平坦表面之上；间隔件，其设置在上层插塞之间并提供暴露出孔形凹部的沟槽；下层插塞，其填充孔形凹部；以及掩埋导线，其设置在下层插塞之上并且部分地填充沟槽。层插塞之上并且部分地填充沟槽。层插塞之上并且部分地填充沟槽。

【技术实现步骤摘要】
半导体器件及其制造方法
[0001]相关申请的交叉引用
[0002]本申请要求于2021年9月30日提交的韩国申请第10
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2021
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0130237号的优先权，其整体通过引用并入本文中。


[0003]本专利技术涉及一种半导体器件，并且更具体地，涉及一种具有掩埋位线的半导体器件及其制造方法。

技术介绍

[0004]随着半导体器件的集成度越来越高，单个电路图案变得更小，以便在同一区域内实现更多的半导体器件。即，随着半导体器件的集成度增加，半导体器件的组件的设计规则正在减少。因此需要新的结构和制造方法来维持或提高这种高度集成的半导体器件的可靠性和性能。

技术实现思路

[0005]本专利技术的各种实施例涉及一种表现出改进的可靠性和性能的半导体器件，以及一种制造该半导体器件的方法。
[0006]根据本专利技术的实施例，一种半导体器件包括：有源区，其形成在衬底中，所述有源区包括平坦表面和孔形凹部；上层插塞，其设置在所述平坦表面之上；间隔件，其设置在所述上层插塞之间，所述间隔件包括暴露出所述孔形凹部的沟槽；下层插塞，其填充所述孔形凹部；以及掩埋导线，其设置在所述下层插塞之上并且部分地填充所述沟槽。
[0007]根据本专利技术实施例的半导体器件包括：有源区，其形成在衬底中，所述有源区包括平坦表面和孔形凹部；栅沟槽，其形成在所述孔形凹部与所述平坦表面之间的有源区中；掩埋字线，其部分地填充所述栅沟槽；上层插塞，其设置在所述平坦表面之上；间隔件，其设置在所述上层插塞之间，所述间隔件包括暴露出所述孔形凹部的沟槽；下层插塞，其填充所述孔形凹部；以及掩埋位线，其设置在所述下层插塞之上并且部分地填充所述沟槽。
[0008]根据本专利技术实施例的制造半导体器件的方法包括：在衬底中形成限定多个有源区的器件隔离层；在所述器件隔离层和所述有源区之上形成导电层；刻蚀所述导电层，并且形成在第一方向延伸的导线以及在所述导线之间的沟槽；在所述沟槽的侧壁上形成间隔件；通过刻蚀设置在所述沟槽之下的有源区来形成孔形凹部，使得所述有源区与所述间隔件对齐；形成填充所述孔形凹部的下层插塞；在所述下层插塞之上形成掩埋位线；以及通过沿着第二方向刻蚀所述导线在掩埋位线之间形成上层插塞，所述第二方向与所述第一方向交叉。
[0009]根据本专利技术实施例的制造半导体器件的方法包括：在衬底中形成有源区和器件隔离层；在有源区之上形成导线和在导线之间延伸的沟槽；刻蚀在所述沟槽之下的有源区，以形成孔形凹部；在孔形凹部中填充下层插塞；在所述下层插塞之上形成掩埋位线；以及刻蚀
所述导线以在所述掩埋位线之间形成上层插塞。
[0010]由于本专利技术形成镶嵌结构的掩埋位线，所以位线接触插塞的残留物和接缝可以最小化。
[0011]此外，本专利技术可以形成无空隙的存储节点接触插塞。
[0012]此外，由于本专利技术在位线和存储节点接触插塞之间形成包括低k材料的间隔件，所以可以降低寄生电容。
附图说明
[0013]图1A是根据本专利技术实施例的半导体器件的示意性平面图。
[0014]图1B是沿着图1A的线A
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A
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截取的详细剖视图。
[0015]图1C是沿着图1A的线B
‑
B
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截取的详细剖视图。
[0016]图2A至图18A是图示沿着图1A的线A
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A
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截取的制造方法的剖视图。
[0017]图2B至图18B是图示沿着图1A的线B
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B
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截取的制造方法的剖视图。
[0018]图19A至图19E是图示沿着图1A的线A
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A
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和B
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B
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截取的制造方法的平面图。
[0019]图20是图示根据本专利技术的另一实施例的制造方法的图。
[0020]图21是图示根据本专利技术另一实施例的半导体器件的详细剖视图。
具体实施方式
[0021]将参照作为本专利技术的示意图的剖视图、平面图和框图来描述本文描述的各种实施例。因此，可以通过制造技术和/或公差来修改附图的结构。本专利技术的各种实施例不限于附图中所示的具体结构，而是包括可以根据制造工艺产生的结构的任何变化。此外，附图中所示的任何区域和区域的形状具有示意图，旨在图示各种元件的区域结构的具体示例，并不旨在限制本专利技术的范围。
[0022]图1A是根据本专利技术实施例的半导体器件的示意性平面图。图1B是沿着图1的线A
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A
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截取的详细剖视图。图1C是沿着图1A的线B
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B
’
截取的详细剖视图。
[0023]参见图1A至图1C，半导体器件100可以包括第一掩埋导线106和第二掩埋导线111。
[0024]将详细地描述半导体器件100。
[0025]器件隔离层102和有源区103可以形成在衬底101中。多个有源区103可以由器件隔离层102限定。衬底101可以是适用于半导体处理的材料。衬底101可以包括半导体衬底。衬底101可以由包含硅的材料制成。衬底101可以包括：硅、单晶硅、多晶硅、非晶硅、硅锗、单晶硅锗、多晶硅锗、碳掺杂硅、它们的组合或它们的多层。衬底101可以包括其他半导体材料，例如锗。衬底101可以包括III/V族半导体衬底，例如，诸如GaAs的化合物半导体衬底。衬底101可以包括绝缘体上硅(SOI)衬底。器件隔离层102可以通过浅沟槽隔离(STI)工艺来形成。
[0026]跨越器件隔离层102和有源区103的栅沟槽104可以形成在衬底101中。栅电介质层105形成在栅沟槽104的表面上。部分地填充栅沟槽104的第一掩埋导线106可以形成在栅电介质层105上。掩埋覆盖层107可以形成在第一掩埋导线106上。第一掩埋导线106的上表面可以在比衬底101的表面(即，有源区103的上表面)低的水平处。第一掩埋导线106可以由低电阻率金属材料制成。氮化钛和钨可以顺序堆叠在第一掩埋导线106上。在另一个实施例
中，第一掩埋导线106可以仅由氮化钛(仅TiN)形成。第一掩埋导线106可以称为“掩埋栅电极”或“掩埋字线”。第一掩埋导线106可以在第一方向D1上延伸。
[0027]第一杂质区108和第二杂质区109可以形成在衬底101上。第一杂质区108和第二杂质区109可以通过栅沟槽104彼此间隔开。第一杂质区108和第二杂质区109可以被称为源极/漏极区。第一杂质区108和第二杂质区109可以包括诸如砷(As)或磷(P)的N型杂质。因此，第一掩埋导线106以及第一杂质区108和第二杂质区109可以变成单元晶体管。单元晶体管可以通过第一掩埋导线106来改善短沟道效应。第一杂质区108可以位于比有源区103的上表面低的水平处。第一杂质区108可以比第二杂质区109浅。
[0028]下层插塞110可以本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，包括：有源区，其形成在衬底中，所述有源区包括平坦表面和孔形凹部；上层插塞，其设置在所述平坦表面之上；间隔件，其设置在所述上层插塞之间，所述间隔件包括暴露出所述孔形凹部的沟槽；下层插塞，其填充所述孔形凹部；以及掩埋导线，其设置在所述下层插塞之上并且部分地填充所述沟槽。2.根据权利要求1所述的半导体器件，其中，所述间隔件的底表面位于比所述下层插塞的上表面低的水平处。3.根据权利要求1所述的半导体器件，其中，所述下层插塞包括填充所述孔形凹部的外延硅层。4.根据权利要求1所述的半导体器件，其中，所述掩埋导线包括：有源导线，其接触所述下层插塞；以及通行导线，其从所述有源导线延伸，其中，所述间隔件沿着所述通行导线的侧壁和底表面延伸。5.根据权利要求4所述的半导体器件，其中，所述间隔件沿着所述有源导线的侧壁延伸并且围绕所述下层插塞的侧壁。6.根据权利要求1所述的半导体器件，其中，所述间隔件的底表面位于比所述上层插塞的底表面低的水平处。7.根据权利要求1所述的半导体器件，其中，所述下层插塞的一部分与所述掩埋导线接触并且具有大于填充所述孔形凹部的那部分所述下层插塞的线宽。8.根据权利要求1所述的半导体器件，其中，所述下层插塞包括外延硅层。9.根据权利要求1所述的半导体器件，还包括：器件隔离层，其形成在所述衬底中，其中，所述有源区的平坦表面位于比所述器件隔离层的上表面高的水平处。10.根据权利要求1所述的半导体器件，还包括：器件隔离层，其形成在所述衬底中，其中，所述有源区的平坦表面位于比所述器件隔离层的上表面低的水平处。11.一种半导体器件，包括：有源区，其形成在衬底中，所述有源区包括平坦表面和孔形凹部；栅沟槽，其形成在所述孔形凹部与所述平坦表面之间的有源区中；掩埋字线，其部分地填充所述栅沟槽；上层插塞，其设置在所述平坦表面之上；间隔件，其设置在所述上层插塞之间，所述间隔件包括暴露出所述孔形凹部的沟槽；下层插塞，其填充所述孔形凹部；以及掩埋位线，其设置在所述下层插塞之上并且部分地填充所述沟槽。12.根据权利要求11所述的半导体器件，其中，所述间隔件的底表面位于比所述下层插塞的上表面低的水平处。13.根据权利要求11所述的半导体器件，其中，所述下层插塞包括填充所述孔形凹部的外延硅层。
14.根据权利要求11所述的半导体器件，其中，所述掩埋位线包括：有源位线，其接触所述下层插塞；以及通行位线，其从所述有源位线延伸，其中，所述间隔件沿着所述通行位线的侧壁和底表面延伸。15.根据权利要求14所述的半导体器件，其中，所述间隔件沿着所述有源位线的侧壁延伸并且围绕所述下层插塞的侧壁。16.根据权利要求11所述的半导体器件，其中，所述间隔件的底表面位于比所述上层插塞的底表面低的水平处。17.根据权利要求11所述的半导体器...

【专利技术属性】
技术研发人员：尹在万，全振桓，金泰均，朴靖雨，郑璲钰，河在源，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：