一种存储器件及其制备方法技术

本发明专利技术提供一种存储器件及其制备方法，属于半导体存储技术领域。所述存储器件包括：衬底；第一栅极介质层，设置在所述衬底上；第二栅极介质层，设置在所述衬底上，且位于所述第一栅极介质层的一侧，所述第二栅极介质层包括层叠设置的第一介质层和第二介质层，所述第二介质层的介电常数大于所述第一介质层的介电常数；选择栅，设置在所述第一栅极介质层上；浮栅，设置在所述第二栅极介质层上；以及掺杂区，设置在所述选择栅和所述浮栅两侧的所述衬底内。本发明专利技术提供的一种存储器件及其制备方法，可提高存储器件的质量。可提高存储器件的质量。可提高存储器件的质量。

【技术实现步骤摘要】
一种存储器件及其制备方法


[0001]本专利技术属于半导体存储
，涉及一种存储器件及其制备方法。

技术介绍

[0002]非易失性存储器（Von
‑
volatile Memory，NVM）是指当电流关掉后，所存储的数据不会消失的存储器。非易失性存储器包括一次性可编程器件（One Time Programmable，OTP），相对于多次性可编程器件，如多次可编程器件（Multi
‑
Time Programming，MTP）或闪存（Flash）等，非易失性存储器的编程过程是不可逆的，适用于程序固定不变的应用场合。由于一次性可编程器件的成本低于多次性可编程器件，广泛应用在半导体芯片中，如应用在电源管理芯片。
[0003]随着集成电路制造工艺技术的特征尺寸缩小，OTP漏电成为不可避免的问题。且随着工艺推进，OTP会遇到写入运行程序之后，由于储存在浮栅中的电子中和或流失，在进行高温保存寿命试验（High Temperature Storage Life Test，HTSL）时，出现电流偏小现象，导致OTP的数据存储能力下降。
[0004]本专利技术通过对浮栅以及浮栅与衬底的连接方式进行改进，能够提高浮栅存储电子的能量，减少浮栅中发生电子中和或流失的现象，从而获得高质量的存储器件。

技术实现思路

[0005]鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种存储器件及其制备方法，能够获得高质量的存储器件。
[0006]为实现上述目的及其他相关目的，本专利技术提供一种存储器件，包括：衬底；第一栅极介质层，设置在所述衬底上；第二栅极介质层，设置在所述衬底上，且位于所述第一栅极介质层的一侧，所述第二栅极介质层包括层叠设置的第一介质层和第二介质层，所述第二介质层的介电常数大于所述第一介质层的介电常数；选择栅，设置在所述第一栅极介质层上；浮栅，设置在所述第二栅极介质层上；以及掺杂区，设置在所述选择栅和所述浮栅两侧的所述衬底内。
[0007]在本专利技术一实施例中，所述第二介质层包括氮氧化硅，且所述第二介质层的厚度为8nm~12nm。
[0008]在本专利技术一实施例中，所述第二栅极介质层还包括第三介质层，所述第三介质层设置在所述第二介质层上。
[0009]在本专利技术一实施例中，所述第一栅极介质层的厚度小于所述第二栅极介质层的厚度，所述第二栅极介质层与所述第一栅极介质层的厚度差等于所述第二介质层的厚度。
[0010]在本专利技术一实施例中，所述浮栅为掺杂的多晶硅。
[0011]在本专利技术一实施例中，所述存储器件还包括字线，所述字线设置在所述选择栅上。
[0012]在本专利技术一实施例中，所述存储器件还包括源线和位线，所述源线设置在所述选择栅远离所述浮栅一侧的所述衬底上，所述位线设置在所述浮栅远离所述选择栅一侧的所述衬底上。
[0013]本专利技术还提供一种存储器件的制备方法，包括以下步骤：提供一衬底；在所述衬底上形成第一栅极介质层；在所述衬底上形成第二栅极介质层，所述第二栅极介质层位于所述第一栅极介质层的一侧，所述第二栅极介质层包括层叠设置的第一介质层和第二介质层，所述第二介质层的介电常数大于所述第一介质层的介电常数；在所述第一栅极介质层上形成选择栅；在所述第二栅极介质层上形成浮栅；以及在所述选择栅和所述浮栅两侧的所述衬底内形成掺杂区。
[0014]在本专利技术一实施例中，所述存储器件的制备方法还包括以下步骤：在所述衬底上形成第一介质层；在所述第一介质层上形成第一光阻层；以所述第一光阻层为掩膜，刻蚀所述第一介质层，形成第一栅极介质和第二栅极介质。
[0015]在本专利技术一实施例中，所述第二介质层的形成步骤包括：在所述衬底、所述第一栅极介质和所述第二栅极介质形成第二介质层；在所述第二介质层上形成第二光阻层；以所述第二光阻层为掩膜，刻蚀所述第二介质层，保留所述第二栅极介质上的所述第二介质层。
[0016]综上所述，本专利技术提供一种存储器件及其制备方法，浮栅与衬底之间的栅极介质层包括层叠设置的第一介质层和第二介质层，减少浮栅中发生电子中和或流失的现象，提高存储器件的数据存储能力。同时，浮栅选择掺杂的多晶硅层，提高浮栅存储电子的能量，且层叠设置的第一介质层和第二介质层可以有效抑制电荷从浮栅的泄漏，从而获得高质量的存储器件。
[0017]当然，实施本专利技术的任一产品并不一定需要同时达到以上所述的所有优点。
附图说明
[0018]图1为一实施例中浅沟槽隔离结构示意图。
[0019]图2为一实施例中阱区分布示意图。
[0020]图3为一实施例中第一介质层和第一光阻层的结构示意图。
[0021]图4为一实施例中第一栅极介质和第二栅极介质的位置示意图。
[0022]图5为一实施例中第二介质层示意图。
[0023]图6为一实施例中第二光阻层示意图。
[0024]图7为一实施例中刻蚀后的第二介质层示意图。
[0025]图8为一实施例中第三介质层示意图。
[0026]图9为一实施例中第三光阻层示意图。
[0027]图10为一实施例中第一栅极介质层和第二栅极介质层示意图。
[0028]图11为一实施例中选择栅和浮栅的结构示意图。
[0029]图12为一实施例中轻掺杂区示意图。
[0030]图13为一实施例中侧墙结构示意图。
[0031]图14为一实施例中重掺杂区示意图。
[0032]图15为一实施例中自对准硅化物阻挡层示意图。
[0033]图16为一实施例中存储器件结构示意图。
[0034]元件标号说明：10、衬底；11、垫氧化层；12、浅沟槽隔离结构；13、深阱区；14、阱区；15、第一介质层；16、第一光阻层；17、第一栅极介质；18、第二栅极介质；19、第二介质层；20、第二光阻层；21、第三介质层；22、第三光阻层；23、第一栅极介质层；24、第二栅极介质层；25、选择栅；26、浮栅；27、轻掺杂区；28、侧墙结构；281、第一侧墙；282、第二侧墙；29、重掺杂区；30、自对准硅化物阻挡层；31、绝缘层；32、源线；33、字线；34、位线。
具体实施方式
[0035]下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本专利技术保护的范围。
[0036]需要说明的是，本实施例中所提供的图示仅以示意方式说明本专利技术的基本构想，遂图式中仅显示与本专利技术中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
[0037]在本专利技术中，需要说明的是，如出现术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种存储器件，其特征在于，包括：衬底；第一栅极介质层，设置在所述衬底上；第二栅极介质层，设置在所述衬底上，且位于所述第一栅极介质层的一侧，所述第二栅极介质层包括层叠设置的第一介质层和第二介质层，所述第二介质层的介电常数大于所述第一介质层的介电常数；选择栅，设置在所述第一栅极介质层上；浮栅，设置在所述第二栅极介质层上；以及掺杂区，设置在所述选择栅和所述浮栅两侧的所述衬底内。2.根据权利要求1所述的存储器件，其特征在于，所述第二介质层包括氮氧化硅，且所述第二介质层的厚度为8nm~12nm。3.根据权利要求1所述的存储器件，其特征在于，所述第二栅极介质层还包括第三介质层，所述第三介质层设置在所述第二介质层上。4.根据权利要求1所述的存储器件，其特征在于，所述第一栅极介质层的厚度小于所述第二栅极介质层的厚度，所述第二栅极介质层与所述第一栅极介质层的厚度差等于所述第二介质层的厚度。5.根据权利要求1所述的存储器件，其特征在于，所述浮栅为掺杂的多晶硅。6.根据权利要求1所述的存储器件，其特征在于，所述存储器件还包括字线，所述字线设置在所述选择栅上。7.根据权利要求1所述的存储器件，其特征在于，所述存储器件还包括源线和位线，所述源...

【专利技术属性】
技术研发人员：陈涛，
申请(专利权)人：合肥晶合集成电路股份有限公司，
类型：发明
国别省市：