半导体结构的制造方法及半导体结构技术

本申请提供一种半导体结构的制造方法及半导体结构，方法包括：提供衬底，衬底包括多个有源区、位于相邻两个有源区之间的隔离结构以及位于有源区上的绝缘层，其中，隔离结构的厚度与绝缘层的厚度不同；在衬底上形成缓冲层；在缓冲层上形成第一掩膜层；利用第一掩膜层对衬底进行离子注入处理，形成深阱区；去除第一掩膜层以及缓冲层；本申请通过在衬底上形成缓冲层，使得缓冲层同时覆盖隔离结构和绝缘层，可以消除隔离结构和绝缘层对光产生的反射差异，即消除了反射差异对曝光的影响，从而实现光刻工艺关键尺寸的均匀性控制，保证离子注入的均匀，提升了像素的满阱容量的均一性，减少了不规则噪声。了不规则噪声。了不规则噪声。

【技术实现步骤摘要】
半导体结构的制造方法及半导体结构


[0001]本申请涉及半导体制造领域，尤其涉及一种半导体结构的制造方法及半导体结构。

技术介绍

[0002]随着超大规模集成技术的飞速发展，互补金属氧化物半导体图像传感器（CMOS Image Sensor，CIS）因其可在单芯片内集成A/D（模/数）转换、信号处理、自动增益控制、精密放大和存储等功能，大大减小了系统复杂性，降低了成本，所以近年来发展迅猛。
[0003]然而在相关技术中，CIS器件存在像素间满阱容量的差异较大，不规则噪声较明显的问题。

技术实现思路

[0004]有鉴于此，本申请的主要目的在于提供一种半导体结构的制造方法及半导体结构，用于解决半导体结构存在像素间满阱容量的差异较大，不规则噪声较明显的技术问题。
[0005]为达到上述目的，本申请的技术方案是这样实现的：本申请实施例提供一种半导体结构的制造方法，包括：提供衬底，所述衬底包括多个有源区、位于相邻两个所述有源区之间的隔离结构以及位于所述有源区上的绝缘层，其中，所述隔离结构的厚度与所述绝缘层的厚度不同；在所述衬底上形成缓冲层；在所述缓冲层上形成第一掩膜层；利用所述第一掩膜层对所述衬底进行离子注入处理，形成深阱区；去除所述第一掩膜层以及所述缓冲层。
[0006]在本申请实施例提供的半导体结构的制造方法中，所述缓冲层的材料与所述绝缘层的材料以及所述隔离结构的材料均不同，且所述缓冲层的材料具备反射能力。
[0007]在本申请实施例提供的半导体结构的制造方法中，所述缓冲层的材料包括氮化硅或氮氧化硅。
[0008]在本申请实施例提供的半导体结构的制造方法中，所述缓冲层的材料与所述绝缘层的材料以及所述隔离结构的材料均不同，且所述缓冲层的材料不具备反射能力。
[0009]在本申请实施例提供的半导体结构的制造方法中，所述方法还包括：在所述缓冲层上形成反射层；在去除所述第一掩膜层之后，且去除所述缓冲层之前，去除所述反射层；所述在所述缓冲层上形成第一掩膜层，包括：在所述反射层上形成第一掩膜层。
[0010]在本申请实施例提供的半导体结构的制造方法中，所述缓冲层的材料包括外延硅、单晶硅、多晶硅中的任一者。
[0011]在本申请实施例提供的半导体结构的制造方法中，所述缓冲层的厚度大于或等于
30纳米且小于或等于150纳米。
[0012]在本申请实施例提供的半导体结构的制造方法中，在形成所述第一掩膜层之前，所述方法还包括：使所述缓冲层远离所述衬底的表面平坦。
[0013]在本申请实施例提供的半导体结构的制造方法中，在去除所述第一掩膜层之后，且去除所述缓冲层之前，所述方法还包括：在所述缓冲层上形成第二掩膜层；利用所述第二掩膜层对所述衬底进行离子注入处理，形成第一间隔区；去除所述第二掩膜层。
[0014]在本申请实施例提供的半导体结构的制造方法中，所述第一间隔区内的离子的导电类型与所述深阱区内的离子的导电类型不同。
[0015]本申请实施例还提供一种半导体结构，所述半导体结构是根据上述的方法制造而成的。
[0016]本申请实施例提供的一种半导体结构的制造方法，通过在衬底上形成缓冲层，使得缓冲层同时覆盖隔离结构和绝缘层，可以消除隔离结构和绝缘层对光产生的反射差异，即消除了反射差异对曝光的影响，从而实现光刻工艺关键尺寸的均匀性控制，保证离子注入的均匀，提升了像素的满阱容量的均一性，减少了不规则噪声。
附图说明
[0017]图1a为相关技术的衬底的示意图；图1b为相关技术的第一掩膜层的示意图；图1c为相关技术的第一掩膜层与衬底的叠层示意图；图2为本申请实施例提供的半导体结构的制造方法的流程图；图3a为本申请实施例提供的衬底的制造流程中各组件的基本结构示意图一；图3b为本申请实施例提供的衬底的制造流程中各组件的基本结构示意图二；图3c为本申请实施例提供的衬底的制造流程中各组件的基本结构示意图三；图3d为本申请实施例提供的衬底的制造流程中各组件的基本结构示意图四；图4a为本申请实施例提供的半导体结构的制造流程中各组件的基本结构示意图一；图4b为本申请实施例提供的半导体结构的制造流程中各组件的基本结构示意图二；图4c为本申请实施例提供的半导体结构的制造流程中各组件的基本结构示意图三；图4d为本申请实施例提供的半导体结构的制造流程中各组件的基本结构示意图四；图5a为本申请实施例提供的半导体结构的另一制造流程中各组件的基本结构示意图一；图5b为本申请实施例提供的半导体结构的另一制造流程中各组件的基本结构示意图二；
图5c为本申请实施例提供的半导体结构的另一制造流程中各组件的基本结构示意图三；图5d为本申请实施例提供的半导体结构的另一制造流程中各组件的基本结构示意图四；图6为本申请实施例提供的半导体结构的制造方法的另一流程图。
具体实施方式
[0018]以下结合说明书附图及具体实施例对本申请的技术方案做进一步的详细阐述。在说明书附图中，为了清晰及便于理解和描述，说明书附图中绘示的组件的尺寸和厚度并未按照比例。
[0019]随着CIS器件的飞速发展，需要提高CIS器件的光敏性，即要提高CIS器件的满阱容量（Full Well Capacity，FWC），满阱容量是指单个像素收集电子的能力。为有效提高CIS器件的满阱容量，需要将高能的深阱离子注入到具有更小注入尺寸的衬底10中，如图1a所示，为相关技术的衬底的示意图，衬底10包括多个有源区A1、位于相邻两个有源区A1之间的隔离结构105以及位于有源区A1上的绝缘层102，其中，隔离结构105的厚度与绝缘层102的厚度不同，使得隔离结构105和绝缘层102对光的反射能力不同。
[0020]随着注入离子能量的升高，注入流程中用于阻挡非注入区域的第一掩膜层20的厚度也越来越高，如图1b所示，为相关技术的第一掩膜层的示意图，第一掩膜层20包括多个第一开口201，第一开口201对应离子注入的区域。为了提升光敏度，像素的间距越来越小，这导致了第一掩膜层20的深宽比高达15:1。CIS器件为了增强像素间的隔绝能力会应用浅沟道隔离技术，这将导致部分的第一掩膜层20是在有源区A1的绝缘层102上，部分的第一掩膜层20是在相邻两个有源区A1之间的隔离结构105上，具体的，如图1c所示，为相关技术的第一掩膜层与衬底的叠层示意图，为了清晰及便于理解，图1c中仅绘示了第一掩膜层20上的第一开口201。
[0021]在一种实施例中，在形成第一掩膜层20上的多个开口201的过程中，由于隔离结构105和绝缘层102对光的反射能力不同，导致形成的相邻第一开口201的间距在隔离结构105上和在绝缘层102上的宽度不同，继续参考图1c，m表示在绝缘层102上相邻第一开口201的间距的宽度，m的范围在195纳米至200纳米之间，n表示在隔离结构105上相邻第一开口201的间距的宽度，n的范围在243纳米至248纳米之间。即在绝缘层102上的第一掩膜层20的宽度m会相对在隔离结构105上的第一掩膜层本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构的制造方法，其特征在于，包括：提供衬底，所述衬底包括多个有源区、位于相邻两个所述有源区之间的隔离结构以及位于所述有源区上的绝缘层，其中，所述隔离结构的厚度与所述绝缘层的厚度不同；在所述衬底上形成缓冲层；在所述缓冲层上形成第一掩膜层；利用所述第一掩膜层对所述衬底进行离子注入处理，形成深阱区；去除所述第一掩膜层以及所述缓冲层。2.根据权利要求1所述的半导体结构的制造方法，其特征在于，所述缓冲层的材料与所述绝缘层的材料以及所述隔离结构的材料均不同，且所述缓冲层的材料具备反射能力。3.根据权利要求2所述的半导体结构的制造方法，其特征在于，所述缓冲层的材料包括氮化硅或氮氧化硅。4.根据权利要求1所述的半导体结构的制造方法，其特征在于，所述缓冲层的材料与所述绝缘层的材料以及所述隔离结构的材料均不同，且所述缓冲层的材料不具备反射能力。5.根据权利要求4所述的半导体结构的制造方法，其特征在于，所述方法还包括：在所述缓冲层上形成反射层；在去除所述第一掩膜层之后，且去除所述缓冲层之前，去除所述反射层...

【专利技术属性】
技术研发人员：李赟，王逸群，孙远，
申请(专利权)人：湖北江城芯片中试服务有限公司，
类型：发明
国别省市：