半导体结构及其形成方法技术

本发明专利技术提供一种半导体结构。该结构包括位于半导体衬底的表面上的至少一个场效应晶体管。该至少一个场效应晶体管包括栅极导体叠层，该栅极导体叠层包括多晶硅下层和第一金属半导体合金上层，栅极导体叠层具有包括至少一个间隔物的侧壁。该结构还包括位于至少一个间隔物的覆盖区处的半导体衬底内的第二金属半导体合金层。该结构也包括第一金属接触和第二金属接触，该第一金属接触包括来自元素周期表的Ⅷ或者ⅠＢ族的金属以及Ｗ、Ｂ、Ｐ、Ｍｏ和Ｒｅ中的至少一种，位于第一金属半导体合金层上并且与之自对准，而该第二金属接触包括来自元素周期表的Ⅷ或者ⅠＢ族的金属以及Ｗ、Ｂ、Ｐ、Ｍｏ和Ｒｅ中的至少一种，位于第二金属半导体合金层上并且与之自对准。

【技术实现步骤摘要】

本专利技术涉及半导体结构及其制作方法。更特别地，本专利技术涉及 具有完全自对准金属接触的半导体结构及其制作方法。
技术介绍
场效应晶体管(FET)是当今集成电路的基本构建块。这样的晶 体管可以形成于常规体衬底(比如硅)中或者绝缘体上半导体(SOI) 衬底中。通过在栅极电介质和衬底之上沉积栅极堆叠材料来制作现有技 术的金属氧化物半导体(MOS)晶体管。 一般而言，MOS晶体管制 作工艺实施光刻和蚀刻工艺以限定导电的如多晶硅的栅极结构。对 栅极结构和衬底进行热氧化，并且此后通过注入来形成源才及/漏极扩 展。有时使用间隔物来执行注入以在栅极与注入的结之间产生特定 距离。在一些实例中、比如在n-FET器件的制造中，在没有间隔物 的情况下注入n-FET器件的源极/漏极扩展。对于p-FET器件，通常 在有间隔物的情况下注入源极/漏极扩展。通常在已经注入源极/漏极 扩展之后形成更厚的间隔物。然后在有厚间隔物的情况下执行深源 极/漏极注入。执行高温退火以激活结，此后一^:对源极/漏极和栅极 顶部进行硅化。硅化物形成通常要求在含Si的衬底上沉积难熔金属、 继而进行用以产生硅化物材料的工艺。硅化物工艺形成与深源极/漏 极区域并且可选地与栅极导体的低电阻率接触。高集成密度可以减少制造成本。为了能够制成集成密度比当前 可行的集成密度更高的集成电路(IC)如存储器、逻辑器和其它器 件，必须找到一种用以使场效应晶体管(FET)如金属氧化物半导体 的尺度进一步缩减的方式。晶体管尺度的缩减允许性能以及紧凑度的提高，但是这样的缩减具有使器件降级和产量下降的一些效果。随着晶体管尺寸持续降低，要求过孔接触的尺寸也减少。然而当过孔开口的尺寸小并且在栅极与过孔之间的间隔小时难以蚀刻接触过孔并且避免栅极到过孔的短路。栅极到过孔的短路减少芯片产量，并且然后增加用于IC制造的成本。另外在现有技术中，在形成金属过孔接触时利用高接触电阻的金属衬垫例如TiN。由于在接触过孔中存在金属村垫，会因增加接触电路 径内的电阻而降低器件性能，所以不希望在接触过孔中存在金属衬垫。鉴于上述内容，需要提供一种半导体结构，其具有提高的器件 性能而不增加接触过孔的尺寸也无需在过孔内具有高电阻的金属衬垫。
技术实现思路
本专利技术提供一种包括完全自对准金属接触的半导体结构及其制 作方法。在本专利技术的结构中， 一些金属接触与栅极导体自对准，而 其它金属接触与漏极/源极扩散区域自对准，本专利技术的结构向形成于 栅极导体以及源极/漏极扩散区域的顶部上的金属半导体合金层提供 大的接触面积。大的接触面积又减少接触电阻并且因此提高本专利技术 结构的器件性能。在一些实施例中，提供本专利技术的结构无需接触光刻、也不需要 接触蚀刻步骤。另外，在本专利技术的金属接触过孔中不存在高电阻的 金属衬垫。广义而言，本专利技术的半导体结构包括至少一个场效应晶体管，位于半导体衬底的表面上，所述至少 一个场效应晶体管包括栅极导体叠层，该栅极导体叠层包括多晶硅 下层和第一金属半导体合金上层，所述栅极导体叠层具有包括至少 一个间隔物的侧壁；第二金属半导体合金层，位于所述至少 一个间隔物的覆盖区处的所述半导体衬底内；第一金属接触，包括来自元素周期表的VIII或者IB族的金属以 及W、 B、 P、 Mo和Re中的至少一种，位于所述第一金属半导体合 金层上并且与所述第一金属半导体合金层自对准；以及第二金属接触，包括来自元素周期表的VIII或者IB族的金属以 及W、 B、 P、 Mo和Re中的至少一种，位于所述第二金属半导体合 金层上并且与所述第二金属半导体合金层自对准。在本专利技术中，第一和第二金属半导体合金层可以包括相同材料 或者不同材料。在本专利技术中，第二金属半导体合金层位于至少一个 晶体管的源极扩散区域和漏极扩散区域内。第一和第二金属接触也 可以包括相同或者不同组成材料、优选为相同组成材料。在本专利技术的又一实施例中，第一和第二金属接触包括CoW、 CoP 或者CoWP，其中CoWP是高度优选的。在本专利技术的另 一 实施例中，沟槽隔离区域位于半导体衬底内， 其中沟槽隔离区域的外边缘与第二金属半导体合金层的边缘接触。在又一实施例中，扩散阻挡物位于所述沟槽隔离区域的表面上， 而生产线中间(MOL: middle-of-the-line )电介质位于所述扩散阻挡 物上。在一些实施例中，MOL电介质和扩散阻挡物具有与第一和第 二金属接触以及至少 一个间隔物的上表面共面的上表面。在又一实施例中，扩散阻挡物仅位于沟槽隔离区域与MOL电介 质之间，并因而扩散阻挡物不具有与MOL电介质、第一和第二金属 接触以及至少 一个间隔物的上表面共面的上表面。在本专利技术的另 一 实施例中，栅极电介质材料存在于栅极导体叠 层与衬底之间。除了上述内容之外，本专利技术也提供一种制作上述本专利技术结构的 方法。广义而言，本专利技术的方法包括提供构图的材料叠层，该构图的材料叠层包括半导体衬底的表 面上的多晶硅下层和多晶硅锗上层，所述构图的材料叠层具有由至 少 一个间隔物覆盖的侧壁；从所述构图的材料叠层去除所述多晶硅锗上层； 在所述多晶硅层内形成第一金属半导体合金层而在所述至少一 个间隔物的覆盖区处的所述半导体衬底内形成第二金属半导体合金层；形成第 一金属接触，该第 一金属接触包括来自元素周期表的VIII 或者IB族的金属以及W、 B、 P、 Mo和Re中的至少一种，位于所 述第一金属半导体合金层上并且与所述第一金属半导体合金层自对 准；以及形成第二金属接触，该第二金属接触包括来自元素周期表的VIII 或者IB族的金属以及W、 B、 P、 Mo和Re中的至少一种，位于所 述第二金属半导体合金层上并且与所述第二金属半导体合金层自对 准，其中同时或者在分开的步骤中形成该第 一和第二金属接触。在高度优选的实施例中，同时形成第一和第二金属接触。通常， 通过非外延提升的源极/漏极方式来形成金属接触，该非外延提升的 源极/漏极方式包括无电解沉积来自元素周期表的VIII或者IB族的 至少一种金属以及B、 P、 Mo和Re中的至少一种。在一些实施例中， 无电解沉积还包括钯种子层。在本专利技术方法的第一实施例中，该方法还包括在形成所述第 一和第二金属接触之后形成扩散阻挡物和生产线中间(MOL)电介 质；然后平坦化所得结构以获得如下结构，在该结构中扩散阻挡物、 MOL电介质、第一金属接触、第二金属接触和至少一个间隔物各自 具有相互共面的上表面。在本专利技术方法的第二实施例中，该方法还包括在形成所述第一 和第二金属半导体合金之后而又在形成所述第 一和第二金属接触之 前在衬底内的沟槽隔离区域的表面上形成构图的扩散阻挡物和构图 的MOL电介质。通过沉积、光刻和蚀刻来形成构图的扩散阻挡物和 构图的MOL电介质。在第二实施例中，扩散阻挡物定位于MOL电 介质与沟槽隔离区域之间，而在所得结构中，扩散阻挡物不具有与 MOL电介质、第一和第二金属接触以及至少一个间隔物共面的上表面。附图说明图1A和图1B是本专利技术结构的图形表示(通过顶视图和经过切 线A-A的横截面图)。图2至图9是描绘了在用于制作图1A和图1B中所示结构的本 专利技术一个实施例中利用的基本处理步骤的图形表示(经过切线 A-A)。图10至图13是描绘了在本专利技术另一实施例中利用的基本处本文档来自技高网...

【技术保护点】
一种半导体结构，包括：　至少一个场效应晶体管，位于半导体衬底的表面上，所述至少一个场效应晶体管包括栅极导体叠层，所述栅极导体叠层包括多晶硅下层和第一金属半导体合金上层，所述栅极导体叠层具有包括至少一个间隔物的侧壁；　第二金属半导 体合金层，位于所述至少一个间隔物的覆盖区处的所述半导体衬底内；　第一金属接触，包括来自元素周期表的Ⅷ或者ⅠＢ族的金属以及Ｗ、Ｂ、Ｐ、Ｍｏ和Ｒｅ中的至少一种，位于所述第一金属半导体合金层上并且与所述第一金属半导体合金层自对准；以及　 　第二金属接触，包括来自元素周期表的Ⅷ或者ⅠＢ族的金属以及Ｗ、Ｂ、Ｐ、Ｍｏ和Ｒｅ中的至少一种，位于所述第二金属半导体合金层上并且与所述第二金属半导体合金层自对准。

【技术特征摘要】
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【专利技术属性】
技术研发人员：CD特兰，JB马克森，朱慧珑，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：US[美国]