伪三端口SRAM数据路径制造技术

一种伪三端口存储器设置有读取数据路径和写入数据路径。该伪三端口存储器包括多个伪三端口位单元，每个伪三端口第一位单元具有被耦合到第一位线的第一读取端口、被耦合到第二位线的第二读取端口、以及被耦合到第一位线和第二位线的写入端口。第二位线的写入端口。第二位线的写入端口。

【技术实现步骤摘要】
【国外来华专利技术】伪三端口SRAM数据路径
[0001]根据35U.S.C.
§
119的优先权要求
[0002]本专利申请要求于2020年9月22日提交的题为“PSEUDO
‑
TRIPLE
‑
PORT SRAM DATAPATHS”的非临时申请第17/028,965号的优先权，该非临时申请转让给本专利申请的受让人，并且通过引用明确并入本文。


[0003]本申请涉及存储器，并且更具体地涉及伪三端口SRAM。

技术介绍

[0004]在常规静态随机存取存储器(SRAM)中，在读取操作期间，位单元通过对应的一对存取晶体管连接到一对位线。为了在读取操作期间导通存取晶体管，字线控制器断言连接到每个存取晶体管的栅极的字线的电压。在写入操作期间，控制器也断言字线以导通存取晶体管。因此，该对存取晶体管和对应位线可以被视为位单元的单个读取端口和单个写入端口。该对位线由其他位单元及其对应存取晶体管共享。由其公共位线对链接的所得到的一组位单元通常表示为位单元列。由于该列只有一个位线对，所以每次字线被断言时，只能发生单个读取操作或单个写入操作。
[0005]为了适应诸如视频处理等需要对同一列进行的同时的多次读取或写入操作的应用，已经开发了双端口SRAM。在双端口SRAM中，每列具有两对位线。因此，每个位单元可以具有用于耦合到位线对中的一个位线对的一对存取晶体管，并且具有用于耦合到位线对中的另一位线对的另一对存取晶体管。虽然这样的双端口SRAM能够同时进行读取/写入操作，但针对每个位单元的额外存取晶体管的密度较低。
[0006]因此，本领域需要密度增加的多端口存储器。

技术实现思路

[0007]根据本公开的第一方面，提供了一种存储器，该存储器包括：用于第一列的第一位线；用于第一列的第二位线；第一列包括多个第一位单元，每个第一位单元具有被耦合到第一位线的第一读取端口、被耦合到第二位线的第二读取端口、以及被耦合到第一位线和第二位线的写入端口；第一全局读取位线；第二全局读取位线；具有被耦合到第一位线的第一输入并且具有被耦合到第一全局读取位线的输出的第一逻辑门；以及具有连接到第二位线的第一输入，并且具有被耦合到第二全局位线的输出的第二逻辑门。
[0008]根据本公开的第二方面，提供了一种存储器，该存储器包括：用于第一列的第一位线；用于第一列的第二位线；第一列包括多个第一位单元，每个第一位单元具有被耦合到第一位线的第一读取端口、被耦合到第二位线的第二读取端口、以及被耦合到第一位线和第二位线的写入端口；具有连接到第一位线的输出和用于接收写入数据位的输入的第一传输门；以及具有连接到第二位线的输出和用于接收写入数据位的补码的输入的第二传输门。
[0009]根据本公开的第三方面，提供了一种伪三端口存储器的方法，该方法包括：在响应
于周期存储器时钟信号的开始的读取周期中，通过第一位线执行对列中的第一位单元的第一单端读取，以将第一位线充电到电源电压；在执行第一单端读取的同时，通过第二位线执行对该列中的第二位单元的第二单端读取，以对第二位线放电；以及在读取周期之后的写入周期中，通过第一位线和通过第二位线向第一位单元写入，其中第一位线从读取周期的结束到写入周期的结束保持被充电到电源电压，并且第二位线从读取周期的结束到写入周期的结束保持被放电。
[0010]通过以下详细描述，可以更好地理解这些和其他优点。
附图说明
[0011]图1示出了根据本公开的一个方面的伪三端口SRAM位单元的列。
[0012]图2A是根据本公开的一个方面的针对伪三端口SRAM位单元的MUX2阵列的读取数据路径的高级图。
[0013]图2B是根据本公开的一个方面的针对伪三端口SRAM位单元的MUX2阵列的写入数据路径的高级图。
[0014]图3A是根据本公开的一个方面的针对伪三端口SRAM位单元的MUX2阵列的读取端口A数据路径的电路图。
[0015]图3B是根据本公开的一个方面的针对伪三端口SRAM位单元的MUX2阵列的读取端口B数据路径的电路图。
[0016]图4是根据本公开的一个方面的针对伪三端口SRAM位单元的MUX1阵列的读取数据路径和写入数据路径的电路图。
[0017]图5A示出了根据本公开的一个方面的伪三端口存储器在读取和写入周期期间的一些操作波形，其中功率在写入操作之前的预充电时段中被消耗。
[0018]图5B示出了根据本公开的一个方面的在写入操作之前的预充电时段期间具有降低的功耗的伪三端口存储器在读取和写入周期期间的一些操作波形。
[0019]图6是根据本公开的一个方面的伪三端口存储器的操作方法的流程图。
[0020]图7示出了根据本公开的一个方面的每个结合伪三端口存储器的一些示例电子系统。
[0021]通过参考下面的详细描述，可以更好地理解本公开的实施例及其优点。应当理解，相同附图标记用于标识一个或多个附图中所示的相同元素。
具体实施方式
[0022]为了解决双端口存储器的密度问题，SRAM位单元设置有两个独立的字线。第一字线驱动针对位单元的第一存取晶体管的栅极。类似地，第二字线驱动针对位单元的第二存取晶体管的栅极。第一存取晶体管被耦合在针对位单元的真输出节点与位线之间。类似地，第二存取晶体管被耦合在针对位单元的补码输出节点与补码位线之间。
[0023]针对位单元的读取操作是单端的，因为它涉及位线中的仅一个位线。多个位单元被布置成列并且共享位线和补码位线。每个位单元具有其自己的由对应的一对字线控制的第一存取晶体管和第二存取晶体管。图1中示出了位单元的示例列100。列100包括第一位单元105和第二位单元110，但是应当理解，列100包括为了说明清楚而未示出的附加位单元。
每个位单元位于其自己的由对应的一对字线定义的其他位单元(未示出)的行内。例如，位单元105被布置在位单元的第零行中。类似地，位单元110位于位单元的第一行中。
[0024]读取端口A字线WLA0延伸穿过第零行，并且驱动位单元105中的第一n型金属氧化物半导体(NMOS)存取晶体管M1。读取端口A字线WLA0类似地驱动第零行中的剩余位单元(未示出)中的其他第一存取晶体管。读取端口B字线WLB0也延伸穿过第零行，并且驱动位单元105中的第二NMOS存取晶体管M2。读取端口B字线WLB0类似地驱动其他第二存取晶体管(在第零行中未示出)。由于字线在读取操作期间被独立地控制，所以位线、读取端口A字线WLA0和存取晶体管M1的组合形成位单元105的读取端口A。因此，位线BL也可以表示为读取端口A位线。类似地，补码位线、读取端口B字线WLB0和存取晶体管M2的组合形成位单元105的读取端口B。因此，补码位线BLB也可以表示为读取端口B补码位线。
[0025]针对第一行位单元的字线是类似的。例如，读取端口A字线WLA1延伸穿过第一行以驱动位单元110中的存取晶体管M1。读取端口B字线WLB1延伸穿过第一行本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种存储器，包括：用于第一列的第一位线；用于所述第一列的第二位线；所述第一列包括多个第一位单元，每个第一位单元具有被耦合到所述第一位线的第一读取端口、被耦合到所述第二位线的第二读取端口、以及被耦合到所述第一位线和所述第二位线的写入端口；第一全局读取位线；第二全局读取位线；第一逻辑门，具有被耦合到所述第一位线的第一输入，并且具有被耦合到所述第一全局读取位线的输出；以及第二逻辑门，具有连接到所述第二位线的第一输入，并且具有被耦合到所述第二全局位线的输出。2.根据权利要求1所述的存储器，还包括：用于电源电压的电源节点；被耦合在所述第一逻辑门的功率节点与所述电源节点之间的第一晶体管，其中所述第一晶体管被配置为响应于针对所述第一列和所述第一全局读取位线的第一地址信号的断言而导通。3.根据权利要求2所述的存储器，其中所述第一晶体管是PMOS晶体管。4.根据权利要求2所述的存储器，还包括：被耦合在所述第二逻辑门的功率节点与所述电源节点之间的第二晶体管，其中所述第二晶体管被配置为响应于针对所述第一列和所述第二全局读取位线的第二地址信号的断言而导通。5.根据权利要求4所述的存储器，其中所述第二晶体管是PMOS晶体管。6.根据权利要求3所述的存储器，其中所述第一列是被包括在上部存储体中的第一上部列，所述上部存储体还包括：用于第二上部列的第一位线；用于所述第二上部列的第二位线；所述第二上部列包括多个第二位单元，每个第二位单元具有被耦合到用于所述第二上部列的所述第一位线的第一读取端口、被耦合到用于所述第二上部列的所述第二位线的第二读取端口、以及被耦合到用于所述第二上部列的所述第一位线和用于所述第二上部列的所述第二位线的写入端口；以及第三逻辑门，具有被耦合到用于所述第二上部列的所述第一位线的第一输入，并且具有被耦合到所述第一全局读取位线的输出。7.根据权利要求6所述的存储器，还包括下部存储体，所述下部存储体包括：用于第一下部列的第一位线；用于所述第一下部列的第二位线；所述第一下部列包括多个第三位单元，每个第三位单元具有被耦合到用于所述第一下部列的所述第一位线的第一读取端口、被耦合到用于所述第一下部列的所述第二位线的第二读取端口、以及被耦合到用于所述第一下部列的所述第一位线和用于所述第一下部列的
所述第二位线的写入端口；所述第一逻辑门还包括被耦合到用于所述第一下部列的所述第一位线的第二输入，以及所述第二逻辑门还包括被耦合到用于所述第一下部列的所述第二位线的第二输入。8.根据权利要求7所述的存储器，所述下部存储体还包括：用于第二下部列的第一位线；用于所述第二下部列的第二位线；所述第二下部列包括多个第四位单元，第四位单元具有被耦合到用于所述第二下部列的所述第一位线的第一读取端口、被耦合到用于所述第二下部列的所述第二位线的第二读取端口、以及被耦合到用于所述第二下部列的所述第一位线和用于所述第二下部列的所述第二位线的写入端口；以及第四逻辑门，具有被耦合到用于所述第二上部列的所述第一位线的第一输入、被耦合到用于所述第二下部列的所述第一位线的第二输入；以及所述第三逻辑门还包括被耦合到用于所述第二下部列的所述第一位线的第二输入。9.根据权利要求3所述的存储器，还包括：第一NMOS晶体管，具有被耦合到所述第一逻辑门的所述输出的栅极，并且具有连接到所述第一全局读取位线的漏极。10.根据权利要求9所述的存储器，还包括：第二NMOS晶体管，具有被耦合到所述第一逻辑门的所述输出的漏极并且具有被耦合到地的源极，所述第二NMMOS晶体管被配置为响应于针对所述第一列和所述第一全局读取位线的所述第一地址信号的解除断言而导通。11.根据权利要求1所述的存储器，还包括与所述多个第一位单元相对应的多个字线对，每个字线对包括第一读取端口字线和第二读取端口字线。12.根据权利要求11所述的存储器，其中第一位单元包括被耦合到所述第一位线的第一存取晶体管和被耦合到所述第二位线的第二存取晶体管。13.根据权利要求1所述的存储器，还包括：第一感测放大器，具有被耦合到所述第一全局读取位线的输入；以及第二感测放大器，具有被耦合到所述第二全局读取位线的输入。14.根据权利要求13所述的存储器，其中所述第一感测放大器是第一反相器，并且所述第二感测放大器是第二反相器。15.根据权利要求8所述的存储器，其中所述第一逻辑门是第一与非门，所述第二...

【专利技术属性】
技术研发人员：晶昌镐，A，
申请(专利权)人：高通股份有限公司，
类型：发明
国别省市：