集成电路器件制造技术

根据本发明专利技术构思的集成电路器件可以包括嵌入在基板中的多个栅极结构、在所述多个栅极结构之间在基板上的直接接触、以及在直接接触上的位线电极层。位线电极层具有约10nm至30nm的厚度。位线电极层可以包括钼钨(MoW)合金，该MoW合金包括约25at％到约75at％的范围内的钼(Mo)。(Mo)。(Mo)。

【技术实现步骤摘要】
集成电路器件


[0001]专利技术构思涉及集成电路器件，尤其涉及包括字线和位线的集成电路器件。

技术介绍

[0002]最近，随着集成电路器件的集成度逐渐增加，已提出了一种具有掩埋式沟道阵列晶体管(BCAT)的集成电路器件的结构，其中多条字线被掩埋在基板中。因此，正在进行各种研究来改进和稳定BCAT的操作和可靠性。特别地，随着集成电路器件的设计规则迅速减少，构成位线的金属布线的线宽也迅速减小。

技术实现思路

[0003]专利技术构思涉及通过控制构成包括掩埋式沟道阵列晶体管的集成电路器件中的位线电极层的金属材料的成分来改善电特性和产品可靠性。
[0004]专利技术构思的实施方式的特征、方面和/或效果不限于上述内容，未提及的其它特征、方面和/或效果将由本领域技术人员从以下描述中清楚地理解。
[0005]根据专利技术构思的一实施方式，一种集成电路器件可以包括：嵌入在基板中的多个栅极结构；在所述多个栅极结构之间在基板上的直接接触；以及在直接接触上的位线电极层。位线电极层可以具有约10nm至30nm的厚度，并且位线电极层可以包括钼钨(MoW)合金，该钼钨合金包括在约25at％至约75at％的范围内的钼(Mo)。
[0006]根据专利技术构思的另一实施方式，一种集成电路器件可以包括：嵌入在基板中的多个栅极结构；在所述多个栅极结构之间在基板上的直接接触；以及在直接接触上的位线电极层。位线电极层可以是包括交替设置的多个钼(Mo)层和多个钨(W)层的超晶格合金。超晶格合金可以包含在从约25at％至约75at％的范围内的Mo。
[0007]根据专利技术构思的另一实施方式，一种集成电路器件可以包括：嵌入在基板中的多个栅极结构；直接接触，在基板上并在所述多个栅极结构之间与基板垂直对准；以及在直接接触上的位线结构。位线结构可以包括位线阻挡层、位线电极层和位线覆盖层。所述多个栅极结构中的每个可以包括在基板中的栅极沟槽、共形地位于栅极沟槽的内壁上的栅极绝缘层、在栅极绝缘层上并填充栅极沟槽的下部区域的栅电极图案、以及在栅极绝缘层上并填充栅极沟槽的上部区域的栅极覆盖层。位线电极层可以具有约10nm至约30nm的厚度。位线电极层可以包括钼钨(MoW)合金，该钼钨合金包括在约25at％至约75at％的范围内的钼(Mo)。
附图说明
[0008]通过以下结合附图进行的详细描述，专利技术构思的实施方式将被更清楚地理解，其中：
[0009]图1是显示根据专利技术构思的一实施方式的集成电路器件的主要构造的平面图；
[0010]图2是沿图1的线A
‑
A'和B
‑
B'截取的显示主要构造的截面图；
[0011]图3是示出构成图2的位线电极层的材料与腐蚀程度之间的关系的曲线图；
[0012]图4是显示根据专利技术构思的一实施方式的集成电路器件的主要构造的截面图；
[0013]图5是示出根据专利技术构思的一实施方式的集成电路器件的主要构造的截面图；
[0014]图6是示出构成图5的位线电极层的材料与特定电阻之间的关系的曲线图；
[0015]图7至图14是示出按照工艺顺序的根据专利技术构思的一实施方式的制造集成电路器件的方法的截面图；以及
[0016]图15是示出包括根据专利技术构思的一实施方式的集成电路器件的系统的框图。
具体实施方式
[0017]当术语“约”或“基本上”在本说明书中与数值一起使用时，其意味着相关数值包括围绕所述数值的制造或操作公差(例如，
±
10％)。此外，当词语“通常”和“基本上”与几何形状结合使用时，其意味着不需要几何形状的精度，但是该形状的范围在本公开的范围内。此外，不管数值或形状是否被修饰为“约”或“基本上”，将理解，这些数值和形状应被解释为包括围绕所述及的数值或形状的制造或操作公差(例如，
±
10％)。
[0018]在下文，将参照附图详细描述专利技术构思的实施方式。
[0019]图1是显示根据专利技术构思的一实施方式的集成电路器件的主要构造的平面图，图2是沿图1的线A
‑
A'和B
‑
B'截取的显示主要构造的截面图，图3是示出构成图2的位线电极层的材料与腐蚀程度之间的关系的曲线图。
[0020]同时参照图1至图3，集成电路器件100包括基板110，基板110具有由器件隔离膜112限定的多个有源区AC和延伸越过所述多个有源区AC的多个栅极沟槽GT。
[0021]基板110可以是包含硅(Si)的晶圆。在一些实施方式中，基板110可以是包括诸如锗(Ge)的半导体元素或者诸如硅碳化物(SiC)、镓砷化物(GaAs)、铟砷化物(InAs)或铟磷化物(InP)的化合物半导体的晶片。此外，基板110可以具有绝缘体上硅(SOI)结构。此外，基板110可以包括导电区域，例如掺有杂质的阱或掺有杂质的结构。
[0022]多个有源区AC可以在X和Y方向上彼此隔开地重复形成，并且可以具有在倾斜方向上延伸的形状，以在不同于X方向和Y方向两者的一个方向(Q方向)上具有长轴。多个栅极沟槽GT可以具有在X方向上彼此平行地延伸的多个线形状。
[0023]器件隔离膜112可以布置为在基板110中限定多个有源区AC。器件隔离膜112可以包括硅氧化物膜、硅氮化物膜或其组合。器件隔离膜112可以在基板110上沿X方向延伸，并且可以在Y方向上彼此分开。
[0024]栅极电介质膜120可以形成在多个栅极沟槽GT中的每个中，填充栅极沟槽GT的一部分的栅电极130可以形成在栅极电介质膜120上，覆盖栅电极130的栅极保护膜140可以形成在栅极沟槽GT中，在栅极保护膜140上的栅极覆盖膜150可以形成在栅极沟槽GT中。其中，栅电极130和栅极保护膜140可以构成栅极结构GS。
[0025]基板110从栅极沟槽GT的底部暴露的部分的水平可以高于基板110从器件隔离膜112的底部暴露的部分的水平。因此，栅极结构GS的底表面可以具有对应于所述多个栅极沟槽GT的底部轮廓的凹凸形状。因此，鞍鳍场效应晶体管(FinFET)可以形成在所述多个有源区AC中。
[0026]栅极电介质膜120覆盖栅极沟槽GT的内表面，以便与有源区AC和器件隔离膜112接
触。栅极电介质膜120可以包括硅氧化物膜、硅氮化物膜、硅氮氧化物膜、氧化物/氮化物/氧化物(ONO)膜或具有比硅氧化物膜的介电常数高的介电常数的高k电介质膜。高k电介质膜可以具有约10至25的介电常数，并且可以包括HfO2、Al2O3、HfAlO3、Ta2O3或TiO2。
[0027]栅电极130可以由金属、金属氮化物、金属碳化物或其组合形成。在一些实施方式中，栅电极130可以由Ti、TiN、Ta、TaN、W、WN、TiSiN、WSiN或其组合形成。
[0028]栅极保护膜140可以布置在栅电极130上。具体地，栅极保护膜140布置在栅电极130和栅极覆盖膜150之间。栅极保护膜140可以限制和/或防止构成栅电极1本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种集成电路器件，包括：嵌入在基板中的多个栅极结构；在所述多个栅极结构之间在所述基板上的直接接触；以及在所述直接接触上的位线电极层，其中所述位线电极层具有10nm至30nm的厚度，以及所述位线电极层包括钼钨(MoW)合金，所述钼钨合金包括在25at％至75at％的范围内的钼(Mo)。2.根据权利要求1所述的集成电路器件，进一步包括：在所述位线电极层下面的籽晶层，其中所述籽晶层是Mo、W、MoW、MoTa和MoWTa中的一种。3.根据权利要求2所述的集成电路器件，其中所述籽晶层的厚度在从1nm至10nm的范围内，以及所述籽晶层提高了所述位线电极层的取向和增加了所述位线电极层的晶粒尺寸。4.根据权利要求2所述的集成电路器件，进一步包括：在所述籽晶层下面的非晶金属层，其中所述非晶金属层的厚度在从0.5nm至5nm的范围内，以及所述非晶金属层是WB
x
、MoB
x
、MoWB
x
、TaB
x
、NbB
x
、HfB
x
、ZrB
x
和CoB
x
中的一种。5.根据权利要求1所述的集成电路器件，进一步包括：位线硅化物层；以及位线阻挡层，其中所述直接接触包括多晶硅，所述位线硅化物层和所述位线阻挡层在所述直接接触和所述位线电极层之间。6.根据权利要求1所述的集成电路器件，进一步包括：在所述直接接触和所述位线电极层之间的位线接合层，其中所述直接接触是金属材料。7.根据权利要求6所述的集成电路器件，进一步包括：在所述直接接触的底表面和所述基板之间的接触硅化物层和接触阻挡层。8.根据权利要求6所述的集成电路器件，其中所述金属材料是Mo、W、MoW和TiN中的一种。9.根据权利要求1所述的集成电路器件，其中形成构成所述位线电极层的所述MoW合金的方法包括在200℃至750℃的范围内执行的形成工艺。10.根据权利要求9所述的集成电路器件，其中形成构成所述位线电极层的所述MoW合金的所述方法进一步包括在400℃至1200℃的范围内执行的退火工艺。11.一种集成电路器件，包括：嵌入在基板中的多个栅极结构；在所述多个栅极结构之间在所述基板上的直接接触；以及在所述直接接触上的位线电极层，
其中所述位线电极层是包括交替设置的多个钼(Mo)层和多个钨(W)层的超晶格合金，其中所述超晶格合金包含在从25at％至75at％的范围...

【专利技术属性】
技术研发人员：李将银，李民主，李恩英，金旻湜，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：