分块逻辑时序分析建模及处理方法、系统、设备及介质技术方案

本申请提供一种分块逻辑时序分析建模及处理方法、系统、设备及介质，应用于电子设计自动化技术领域，其中分块逻辑时序分析建模方法包括：对分割所得的分块逻辑进行分割边界搜索，以确定目标节点的节点信息；将在多个分块逻辑之间存在互联关系的两目标节点作为两相邻节点，并根据所述两相邻节点对应的节点信息，将所述两相邻节点作为目标寄存器对构建所述两相邻节点之间的时序分析路径；根据所述两相邻节点之间的时序分析路径建立所述目标寄存器对的时序分析模型。通过将分块逻辑的节点构建为寄存器对的时序分析模型，不仅简化了时序分析方案，而且能够为分块逻辑之间的时序分析提供有效分析手段，为现有时序分析工具在分析多个分块逻辑之间的时序提供一种解决方案。析多个分块逻辑之间的时序提供一种解决方案。析多个分块逻辑之间的时序提供一种解决方案。

【技术实现步骤摘要】
分块逻辑时序分析建模及处理方法、系统、设备及介质


[0001]本申请涉及电子设计自动化（EDA）
，具体涉及一种分块逻辑时序分析建模及处理方法、系统、设备及介质。

技术介绍

[0002]静态时序分析（ Static Timing Analysis）简称STA，采用穷尽的分析方法来提取出整个电路存在的所有时序路径，计算信号在这些路径上的传播延时，检查信号的建立和保持时间是否满足时序要求，通过对最大路径延时和最小路径延时的分析，找出违背时序约束的路径并报告。
[0003]随着数字电路规模变得越来越大、越来越复杂，采用单颗验证芯片（如FPGA，Field Programmable Gate Array，现场可编程逻辑阵列）已不能满足验证要求，因而在典型的超大规模数字集成电路仿真验证中，常常需要使用到多颗FPGA芯片构成验证系统，因而需要将超大型电路设计进行分割，形成分割结果后，再将分割结果作为分块逻辑放置于FPGA芯片上进行验证。因此，在采用多颗FPGA芯片的分割验证中，分块逻辑之间的信号必然需要在多个FPGA芯片之间传输。
[0004]但是，现有时序分析工具仅支持对单颗FPGA的内部逻辑进行静态时序分析，比如对FPGA在不同工艺角（Process Corner）下特定的时序分析模型分析时序路径，因而现有时序分析工具并不能对多个分块逻辑之间的时序特性进行整体时序分析。
[0005]因此，需要能够对分块逻辑整体时序路径进行分析的新技术方案。

技术实现思路

[0006]本说明书实施例提供一种分块逻辑时序分析建模及处理方法、系统、设备及介质，为原分块逻辑时序分析提供有效的整体分析手段。
[0007]本说明书实施例提供以下技术方案：本说明书实施例提供一种分块逻辑时序分析建模方法，包括：对分割所得的分块逻辑进行分割边界搜索，以确定目标节点的节点信息，其中目标节点为分块逻辑中分割边界上的节点，所述节点信息包括驱动信息和互联信息；将在多个分块逻辑之间存在互联关系的两目标节点作为两相邻节点，并根据所述两相邻节点对应的节点信息，将所述两相邻节点作为目标寄存器对构建所述两相邻节点之间的时序分析路径；根据所述两相邻节点之间的时序分析路径建立所述目标寄存器对的时序分析模型。
[0008]本说明书实施例还提供一种分块逻辑时序分析处理方法，包括：获取分割得到的分块逻辑；通过对所述分块逻辑进行搜索，确定分块逻辑中属于分割边界上的第一节点；确定所述第一节点所在第一时序分析路径对应的第一时序分析模型，其中第一时
序分析模型为采用如本说明书中任意一项实施例所述的分块逻辑时序分析建模方法建立的模型；根据所述第一时序分析模型，获取所述第一时序分析路径对应的第一时序性能数据。
[0009]本说明书实施例还提供一种分块逻辑时序分析建模系统，包括：边界搜索模块，用于对分割所得的分块逻辑进行分割边界搜索，以确定目标节点的节点信息，其中目标节点为分块逻辑中分割边界上的节点，所述节点信息包括驱动信息和互联信息；路径确定模块，用于将在多个分块逻辑之间存在互联关系的两目标节点作为两相邻节点，并根据所述两相邻节点对应的节点信息，将所述两相邻节点作为目标寄存器对构建所述两相邻节点之间的时序分析路径；模型建立模块，用于根据所述两相邻节点之间的时序分析路径建立所述目标寄存器对的时序分析模型。
[0010]本说明书实施例还提供一种分块逻辑时序分析处理系统，包括：读取模块，用于获取分割得到的分块逻辑；确定模块，用于通过对所述分块逻辑进行搜索，确定分块逻辑中属于分割边界上的第一节点；建模模块，用于确定所述第一节点所在第一时序分析路径对应的第一时序分析模型，其中第一时序分析模型采用如本说明书中任意一项实施例所述的分块逻辑时序分析建模方法建立的模型；获取模块，用于根据所述第一时序分析模型，获取所述第一时序分析路径对应的第一时序性能数据。
[0011]本说明书实施例还提供一种电子设备，包括：至少一个处理器；以及，与所述至少一个处理器通信连接的存储器；其中，所述存储器存储有可被所述至少一个处理器执行的指令，所述指令被所述至少一个处理器执行，以使所述至少一个处理器能够执行：如本说明书中任一项实施例所述分块逻辑时序分析建模方法或者所述分块逻辑时序分析处理方法。
[0012]本说明书实施例还提供一种计算机存储介质，所述计算机存储介质存储有计算机可执行指令，所述计算机可执行指令被处理器执行时执行如本说明书中任一项实施例所述分块逻辑时序分析建模方法或者所述分块逻辑时序分析处理方法。
[0013]与现有技术相比，本说明书实施例采用的上述至少一个技术方案能够达到的有益效果至少包括：通过将分块逻辑分割边界上的节点，转换为寄存器对作为时序分析对象，并建立相应时序分析模型，从而针对路径对应的分析模型进行时序分析，不仅可以简化时序分析方案，而且基于建立的时序分析模型，可以快速、准确地获取出分割边界上节点所在路径的时序性能，从而为分块逻辑之间的时序分析提供一种有效的分析手段，为现有时序分析工具提供一种可以对多个分块逻辑之间的时序路径进行时序分析的解决方案。
附图说明
[0014]为了更清楚地说明本申请实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
[0015]图1是多个分块逻辑互联的结构示意图；图2是现有时序分析模型的结构示意图；图3是本申请一种分块逻辑时序分析处理架构的结构示意图；图4是本申请一种分块逻辑时序分析建模方法的流程图；图5是本申请一种分块逻辑时序分析建模方法中时序分析模型的结构示意图；图6是本申请一种分块逻辑时序分析建模方法中第一种时序分析模型的结构示意图；图7是本申请一种分块逻辑时序分析建模方法中第二种时序分析模型的结构示意图；图8是本申请一种分块逻辑时序分析建模方法中第三种时序分析模型的结构示意图；图9是本申请一种分块逻辑时序分析建模方法中第四种时序分析模型的结构示意图；图10是本申请TDM发送流程的示意图；图11是本申请TDM接收流程的示意图；图12是本申请TDM用户数据通过上升沿采样时波形的示意图；图13是本申请TDM用户数据通过下降沿采样时波形的示意图；图14是本申请TDM用户数据通过重复采样时波形的示意图；图15是本申请一种分块逻辑时序分析建模系统的结构示意图；图16是本申请一种分块逻辑时序分析处理方法的流程图；图17是本申请一种分块逻辑时序分析插件的流程图；图18是本申请一种分块逻辑时序分析处理系统的结构示意图。
具体实施方式
[0016]下面结合附图对本申请实施例进行详细描述。
[0017]以下通过特定的具体实例说明本申请的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本申请的其他优点与功效。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。本申请还可以通过另外不同的具体实施方式加以本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种分块逻辑时序分析建模方法，其特征在于，包括：对分割所得的分块逻辑进行分割边界搜索，以确定目标节点的节点信息，其中目标节点为分块逻辑中分割边界上的节点，所述节点信息包括驱动信息和互联信息；将在多个分块逻辑之间存在互联关系的两目标节点作为两相邻节点，并根据所述两相邻节点对应的节点信息，将所述两相邻节点作为目标寄存器对构建所述两相邻节点之间的时序分析路径；根据所述两相邻节点之间的时序分析路径建立所述目标寄存器对的时序分析模型。2.根据权利要求1所述的分块逻辑时序分析建模方法，其特征在于，所述分块逻辑时序分析建模方法还包括：确定所述目标寄存器对的时钟驱动信号，并根据时钟驱动信号建立所述时序分析模型中所述目标寄存器对的时钟信号通路。3.根据权利要求2所述的分块逻辑时序分析建模方法，其特征在于，当确定出所述目标寄存器对的时钟驱动信号均非位于所述目标寄存器对的寄存器各自所在的分块逻辑时，分别在所述目标寄存器对的寄存器所在的分块逻辑中复制所述时钟驱动信号，使得所述时钟驱动信号在各自分块逻辑中用于驱动所述目标寄存器对的寄存器，以根据时钟驱动信号建立所述时序分析模型中的时钟信号通路。4.根据权利要求3所述的分块逻辑时序分析建模方法，其特征在于，当所述目标寄存器对的数据未经过其他分块逻辑进行传输时，在根据所述两相邻节点之间的时序分析路径建立所述目标寄存器对的时序分析模型时，将数据在所述目标寄存器对的寄存器各自所在的分块逻辑之间传输时的延时计入所述时序分析模型中，其中所述目标寄存器对的建立时间裕量和保持时间裕量分别如下：Setup Slack = Trequire
ꢀ‑ꢀ
Tarrive=(Tclk + Tcycle
ꢀ‑ꢀ
Tsetup)
–
(Tclk + Tck2q + T
互联
)= Tcycle
ꢀ‑ꢀ
Tsetup
ꢀ‑ꢀ
Tck2q
ꢀ‑ꢀ
T
互联
Hold Slack = Tarrive
ꢀ‑ꢀ
Trequire=（Tclk+ Tck2q + T
互联
）
–
(Tclk+Thold)= Tck2q + T
互联
–
Thold其中，Trequire为满足数据在目标寄存器对的捕获寄存器上建立时间要求时所允许时间，Tarrive为数据经目标寄存器对的装载寄存器到达目标寄存器对的捕获寄存器的数据输入端所需时间，Tclk为时钟驱动信号到达目标寄存器对的各寄存器时钟输入端所需时间，Tcycle为目标寄存器对的各寄存器工作时钟周期，Tck2q为数据在目标寄存器对的装载寄存器中被有效时钟触发输出所需时间，Tsetup为目标寄存器对的捕获寄存器的建立时间，Thold为目标寄存器对的捕获寄存器的保持时间，T
互联
为数据在分块逻辑之间互联方式上的传输时间。5.根据权利要求3所述的分块逻辑时序分析建模方法，其特征在于，当所述目标寄存器对的数据经过其他分块逻辑进行传输时，在根据所述两相邻节点之间的时序分析路径建立所述目标寄存器对的时序分析模型时，将数据经过其他分块逻辑传输时的延时计入所述时序分析模型中，其中所述目标寄存器对的建立时间裕量和保持时间裕量分别如下：Setup Slack = Trequire
ꢀ‑ꢀ
Tarrive=(Tclk+Tcycle
ꢀ‑ꢀ
Tsetup)
‑
(Tclk+Tck2q+ 2T
互联
+Tdelay)
= Tcycle
ꢀ‑ꢀ
Tsetup
ꢀ‑ꢀ
Tck2q
ꢀ‑ꢀ
2T
互联
‑
TdelayHold Slack = Tarrive
ꢀ‑ꢀ
Trequire=（Tclk+ Tck2q + 2T
互联
+Tdelay）
ꢀ‑ꢀ
(Tclk+Thold)= Tck2q + 2T
互联
+Tdelay
–
Thold其中，Trequire为满足数据在目标寄存器对的捕获寄存器上建立时间要求时所允许时间，Tarrive为数据经目标寄存器对的装载寄存器到达目标寄存器对的捕获寄存器的数据输入端所需时间，Tclk为时钟驱动信号到达目标寄存器对的各寄存器时钟输入端所需时间，Tcycle为目标寄存器对的各寄存器工作时钟周期，Tck2q为数据在目标寄存器对的装载寄存器中被有效时钟触发输出所需时间，Tsetup为目标寄存器对的捕获寄存器的建立时间，Thold为目标寄存器对的捕获寄存器的保持时间，T
互联
为数据在目标寄存器对的分块逻辑与其他分块逻辑之间互联方式上的传输时间，Tdelay为数据路径经过其他分块逻辑传输时的延时时间。6.根据权利要求2所述的分块逻辑时序分析建模方法，其特征在于，当确定出所述目标寄存器对的时钟驱动信号位于所述目标寄存器对的其中一个寄存器所在的分块逻辑时，将所述时钟驱动信号通过互联方式在所述目标寄存器对的两分块逻辑之间互联，以根据时钟驱动信号建立所述时序分析模型中的时钟信号通路。7.根据权利要求6所述的分块逻辑时序分析建模方法，其特征在于，当所述目标寄存器对的时钟驱动信号位于所述目标寄存器对的装载寄存器所在的分块逻辑时，所述目标寄存器对的建立时间裕量和保持时间裕量分别如下：Setup Slack = Trequire
ꢀ‑ꢀ
Tarrive=(Tclk + Tcycle + T
互联
‑ꢀ
Tsetup)
‑
(Tclk + Tck2q + T
互联
)= Tcycle
ꢀ‑ꢀ
Tsetup
ꢀ‑ꢀ
Tck2qHold Slack = Tarrive
ꢀ‑ꢀ
Trequire=（Tclk+ Tck2q + T
互联
）
ꢀ‑
(Tclk+ T
互联
+Thold)= Tck2q
ꢀ‑ꢀ
Thold其中，Trequire为满足数据在目标寄存器对的捕获寄存器上建立时间要求时所允许时间，Tarrive为数据经目标寄存器对的装载寄存器到达目标寄存器对的捕获寄存器的数据输入端所需时间，Tclk为...

【专利技术属性】
技术研发人员：肖慧，邵中尉，张吉锋，
申请(专利权)人：上海思尔芯技术股份有限公司，
类型：发明
国别省市：